Preguntas de verilog

4

3Resp

266Vistas

¿Hay alguna ventaja en la implementación de CSA frente al uso del símbolo de multiplicación al sintetizar?

Resuelta

Preguntado el 1 de Agosto, 2013 por starbox

1

1Resp

833Vistas

Modelado de circuitos a partir de FSM con Verilog

Resuelta

Preguntado el 7 de Febrero, 2016 por hem

25

3Resp

136083Vistas

Diferencia entre asignación bloqueante y no bloqueante Verilog

Resuelta

Preguntado el 24 de Noviembre, 2013 por vicky turner

8

3Resp

934Vistas

¿Por qué no se pueden sintetizar los retardos en Verilog?

Abierta

Preguntado el 14 de Julio, 2014 por Adam Coppard

13

2Resp

239Vistas

¿La diferencia entre >> y >>> en verilog?

Abierta

Preguntado el 11 de Octubre, 2014 por Leo Seccia

2

1Resp

341Vistas

Conversión de código Bin-to-BCD de VHDL a Verilog

Resuelta

Preguntado el 19 de Diciembre, 2015 por kevin

8

2Resp

1087Vistas

¿Por qué este Verilog cerdo abajo 30 macrocells y cientos de términos de productos?

Resuelta

Preguntado el 11 de Noviembre, 2012 por nathaniel

5

4Resp

2249Vistas

Generar puerta con un parametrizadas número de entradas

Resuelta

Preguntado el 8 de Enero, 2013 por rmstmppr

8

1Resp

2037Vistas

Relación entre el delta del ciclo y programación de eventos en verilog de la simulación?

Abierta

Preguntado el 9 de Febrero, 2014 por sdive

6

2Resp

6748Vistas

Implementar puerto serie en fpga (verilog)

Resuelta

Preguntado el 1 de Mayo, 2011 por Joseph

6

1Resp

231Vistas

¿Cuál fue la motivación para hacer las descripciones de comportamiento una parte tan importante de Verilog?

Resuelta

Preguntado el 14 de Octubre, 2011 por Sparky

1

1Resp

849Vistas

Verilog: ¿Existen algunas reglas básicas para la configuración de los puertos?

Resuelta

Preguntado el 28 de Diciembre, 2015 por Paul

3

1Resp

306Vistas

Diseño basado en el estado frente a diseño sin estado (en verilog)

Resuelta

Preguntado el 16 de Julio, 2015 por Plutonium smuggler

1

1Resp

223Vistas

Cómo seleccionar la línea a un demux 1:4 en verliog desde un softprocessor NIOS II

Resuelta

Preguntado el 25 de Junio, 2017 por Bilo

1

2Resp

678Vistas

Controlando el MAX31855 vía SPI con Verilog desde la FPGA

Abierta

Preguntado el 28 de Diciembre, 2016 por itsnotmyrealname

3

2Resp

9824Vistas

¿Qué significa "+:" en Verilog?

Resuelta

Preguntado el 16 de Febrero, 2015 por Alonso

1

4Resp

164Vistas

Pregunta básica sobre el retardo intra-asignación en Verilog

Resuelta

Preguntado el 24 de Junio, 2021 por Shashank V M

104

5Resp

32294Vistas

¿VHDL o Verilog?

Resuelta

Preguntado el 13 de Julio, 2011 por lillq

13

3Resp

1230Vistas

Lo que me haría elegir Verilog o VHDL sobre diseño esquemático en CPLDs o FPGAs?

Resuelta

Preguntado el 23 de Octubre, 2014 por rishi

10

3Resp

3072Vistas

Simuladores VerilogA gratuitos

Cerrada

Preguntado el 7 de Julio, 2012 por Jane

17

2Resp

5667Vistas

¿Cuál es el operador que se llama como " a+:" en verilog

Resuelta

Preguntado el 27 de Junio, 2013 por Juan Pablo Califano

8

4Resp

688Vistas

Cómo pensar mientras se trabaja con VHDL o Verilog

Abierta

Preguntado el 10 de Febrero, 2013 por Magnus Hoff

7

5Resp

2179Vistas

¿Libro de ejercicios para aprender Verilog/vhdl?

Resuelta

Preguntado el 6 de Noviembre, 2010 por Adam Wright

16

4Resp

4949Vistas

¿Lo que ' s la motivación en el uso de Verilog o VHDL sobre C?

Abierta

Preguntado el 9 de Octubre, 2014 por Ben Jones

10

4Resp

7790Vistas

Usando ambos bordes de un reloj

Resuelta

Preguntado el 7 de Septiembre, 2012 por Michael Cramer

5

1Resp

8664Vistas

Crear instancias de n veces de un módulo dado

Resuelta

Preguntado el 23 de Mayo, 2012 por Michael Cramer

5

3Resp

1495Vistas

sin bloqueo la asignación no funciona como se esperaba en Verilog

Resuelta

Preguntado el 4 de Octubre, 2013 por ghostrider

7

1Resp

150Vistas

¿Cuál es la diferencia entre una matriz y un autobús en Verilog?

Resuelta

Preguntado el 12 de Marzo, 2016 por Caleb Reister

9

3Resp

1095Vistas

¿Hay una forma de activación condicional de un error de compilación en verilog?

Resuelta

Preguntado el 1 de Junio, 2013 por Rhys

5

1Resp

5055Vistas

puede verilog do `si se ha definido(ALGO) ... `elsif definido(SOMETHING_ELSE) ... `endif?

Abierta

Preguntado el 26 de Junio, 2012 por travega

Cualquiera puede hacer una pregunta

Cualquiera puede responder

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¿Hay alguna ventaja en la implementación de CSA frente al uso del símbolo de multiplicación al sintetizar?

Modelado de circuitos a partir de FSM con Verilog

Diferencia entre asignación bloqueante y no bloqueante Verilog

¿Por qué no se pueden sintetizar los retardos en Verilog?

¿La diferencia entre >> y >>> en verilog?

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Generar puerta con un parametrizadas número de entradas

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Implementar puerto serie en fpga (verilog)

¿Cuál fue la motivación para hacer las descripciones de comportamiento una parte tan importante de Verilog?

Verilog: ¿Existen algunas reglas básicas para la configuración de los puertos?

Diseño basado en el estado frente a diseño sin estado (en verilog)

Cómo seleccionar la línea a un demux 1:4 en verliog desde un softprocessor NIOS II

Controlando el MAX31855 vía SPI con Verilog desde la FPGA

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Pregunta básica sobre el retardo intra-asignación en Verilog

¿VHDL o Verilog?

Lo que me haría elegir Verilog o VHDL sobre diseño esquemático en CPLDs o FPGAs?

Simuladores VerilogA gratuitos

¿Cuál es el operador que se llama como " a+:" en verilog

Cómo pensar mientras se trabaja con VHDL o Verilog

¿Libro de ejercicios para aprender Verilog/vhdl?

¿Lo que ' s la motivación en el uso de Verilog o VHDL sobre C?

Usando ambos bordes de un reloj

Crear instancias de n veces de un módulo dado

sin bloqueo la asignación no funciona como se esperaba en Verilog

¿Cuál es la diferencia entre una matriz y un autobús en Verilog?

¿Hay una forma de activación condicional de un error de compilación en verilog?

puede verilog do `si se ha definido(ALGO) ... `elsif definido(SOMETHING_ELSE) ... `endif?

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