Preguntas de verilog

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Añadir retraso a la temporización de Verilog

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Preguntado el 20 de Octubre, 2013 por Chris Roland
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Establecer un array de cables con un valor entero en el banco de pruebas Verilog

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Preguntado el 20 de Julio, 2017 por Sid
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Envío de datos de 8 bits en serie

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Preguntado el 13 de Abril, 2018 por Ted Shifrin
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El código Verilog muestra resultados desconocidos (X) por alguna razón

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Preguntado el 24 de Noviembre, 2021 por Marcio Mangar
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¿Cómo es diferente el diseño ASIC de la síntesis de FPGA HDL?

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Preguntado el 25 de Marzo, 2012 por Mike Schall
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La biblioteca de trabajo está vacía después de compilar el archivo fuente en Verilog en Modelsim.

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Preguntado el 20 de Febrero, 2018 por Mohamed Essam
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Transferencia de datos de Latch a PIPO

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Preguntado el 31 de Enero, 2013 por André Caldas
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Cómo puedo aprender HDL

Resuelta
Preguntado el 14 de Julio, 2010 por Adam Wright
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Diferentes Implementaciones De Serpiente

Resuelta
Preguntado el 9 de Mayo, 2011 por Ricky Supit
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Lo que la transacción de modelado y el paquete de la vinculación de los marcos de existir?

Abierta
Preguntado el 15 de Julio, 2011 por redwyre
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Será este código crea un pestillo?

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Preguntado el 8 de Octubre, 2013 por ghostrider
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Cómo es el código de los procedimientos convierte en un circuito?

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Preguntado el 3 de Octubre, 2014 por EdmundG
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CPLD (a veces) no incrementa el contador de

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Preguntado el 21 de Enero, 2018 por hoaquo
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cómo implementar una pantalla estéreo de perno bajo cuenta (FPGA)

Resuelta
Preguntado el 15 de Mayo, 2012 por ggambett
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Cómo conectar los buses de salida juntos

Abierta
Preguntado el 24 de Junio, 2013 por rmstmppr
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1595Vistas

¿Cómo puede el número de ciclos de reloj necesarios para completar una instrucción en un procesador canalizado menos tiempo?

Abierta
Preguntado el 26 de Septiembre, 2013 por DHamrick
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¿Se puede hacer una palanca de cambios de forma combinatoria?

Resuelta
Preguntado el 31 de Julio, 2014 por Michael Cramer
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puerto inout en VHDL Módulo RS232 de Digilent

Resuelta
Preguntado el 1 de Enero, 2013 por mnology
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3694Vistas

Problema con el reloj de la Spartan 6

Resuelta
Preguntado el 25 de Junio, 2012 por Michael Cramer
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6005Vistas

Uso de la sintaxis if/else para las sentencias de asignación

Resuelta
Preguntado el 10 de Abril, 2012 por Michael Cramer
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211Vistas

ISE de Xilinx (GSR): El bloque inicial añade un retraso de 100 unidades de tiempo a la simulación

Resuelta
Preguntado el 27 de Marzo, 2019 por Marco Castro
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¿Por qué no veo la desviación de entrada del bloque de sincronización en las formas de onda?

Resuelta
Preguntado el 14 de Septiembre, 2021 por Danduk82
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¿Cuál es la diferencia entre un array escalar y un array vectorial?

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Preguntado el 5 de Febrero, 2018 por mathforecon
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El interruptor DEBUG no parece funcionar en mi código

Resuelta
Preguntado el 1 de Diciembre, 2014 por Allan
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131Vistas

Condición de uso de un reloj con registros de otro, reloj sincronizado

Resuelta
Preguntado el 23 de Septiembre, 2019 por user190755
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Necesito ayuda con mi código Quartus ya que no muestra mi forma de onda correctamente debido a un error

Abierta
Preguntado el 4 de Octubre, 2022 por Minseok Park
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¿Cómo puedo solucionar el retardo entre la instrucción y el contador de programa?

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Preguntado el 27 de Mayo, 2021 por katzesaal
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¿Por qué cambiar un 'add' a un lógico o devorar 7 macrocélulas CPLD?

Resuelta
Preguntado el 15 de Septiembre, 2012 por nathaniel
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Sintetizador FPGA/HDL en línea

Resuelta
Preguntado el 26 de Diciembre, 2013 por anca.tibor
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