Preguntas de verilog02 | i-Ciencias.com

11

4Resp

3749Vistas

Diferencia entre RTL y Behavioral verilog

Abierta

Preguntado el 28 de Marzo, 2013 por EEBB

4

1Resp

301Vistas

Verilog - una línea permanece alto, lo necesito para ir a la baja después de un tiempo

Resuelta

Preguntado el 10 de Septiembre, 2012 por nathaniel

6

1Resp

10242Vistas

¿Cómo puedo definir un módulo con un parámetro modificado en Verilog?

Resuelta

Preguntado el 29 de Diciembre, 2011 por Ben Gottlieb

8

2Resp

9859Vistas

¿Cómo se implementan las declaraciones de Verilog "siempre" en hardware?

Resuelta

Preguntado el 9 de Abril, 2012 por Michael Cramer

2

1Resp

512Vistas

Diferencia entre las implementaciones de un contador de 4 bits en verilog

Resuelta

Preguntado el 6 de Noviembre, 2015 por Martin Plante

2

1Resp

212Vistas

Error con la sentencia Assert en Verilog

Resuelta

Preguntado el 4 de Septiembre, 2019 por Lakshya Goyal

1

2Resp

138Vistas

¿Por qué 4 reglamentos para controlar un FSM? Verilog

Abierta

Preguntado el 5 de Febrero, 2019 por Dr1Ku

2

1Resp

258Vistas

Verilog: Operación lógica bit a bit propia

Resuelta

Preguntado el 4 de Agosto, 2023 por Smundo

45

5Resp

3655Vistas

¿Un diseño FPGA puede principalmente asincrónico (o totalmente)?

Resuelta

Preguntado el 7 de Diciembre, 2010 por mercutio

29

4Resp

15196Vistas

¿Por qué son malos cierres inferidos?

Resuelta

Preguntado el 23 de Agosto, 2012 por Michael Cramer

16

5Resp

2565Vistas

¿Cuál es la diferencia entre prueba y verificación?

Abierta

Preguntado el 6 de Noviembre, 2014 por Oleg

8

3Resp

331Vistas

Detectar registros que no son de restablecimiento de

Resuelta

Preguntado el 9 de Agosto, 2013 por Michael Cramer

6

2Resp

1320Vistas

Prueba de un chip FTDI

Resuelta

Preguntado el 7 de Junio, 2012 por Michael Cramer

6

1Resp

362Vistas

Mínimo redistribuible coregen de salida para la línea de comandos vuelve a generar

Abierta

Preguntado el 2 de Noviembre, 2012 por AnthonyGreen

6

2Resp

1695Vistas

Mi aplicación de verilog del receptor serial no actúa como se esperaba

Abierta

Preguntado el 5 de Junio, 2014 por thejohnny

6

1Resp

214Vistas

Quiero aplicar una ecuación matemática en FPGA, debo describir un CPU o puede hacerlo sólo por código?

Abierta

Preguntado el 27 de Febrero, 2016 por derivative

6

2Resp

759Vistas

Problemas con el controlador VGA en el CPLD

Resuelta

Preguntado el 10 de Abril, 2013 por Will Read

10

1Resp

1244Vistas

Cuál es el significado del símbolo pipe "|" frente a una variable

Resuelta

Preguntado el 2 de Agosto, 2017 por Ulli

7

3Resp

6604Vistas

¿Qué es el ACK I2C, y ¿cómo detectar?

Resuelta

Preguntado el 11 de Abril, 2012 por Michael Cramer

4

2Resp

355Vistas

Cómo implementar de manera eficiente un único pulso de salida de una larga entrada sobre Altera?

Resuelta

Preguntado el 12 de Marzo, 2014 por geft

6

1Resp

325Vistas

Vacío Netlist Vivado De La Suite De Diseño

Resuelta

Preguntado el 27 de Enero, 2014 por user35812

4

3Resp

266Vistas

¿Hay alguna ventaja en la implementación de CSA frente al uso del símbolo de multiplicación al sintetizar?

Resuelta

Preguntado el 1 de Agosto, 2013 por starbox

4

5Resp

732Vistas

Pruebas de estrés de la fuente de alimentación de una FPGA

Resuelta

Preguntado el 23 de Mayo, 2012 por Michael Cramer

4

2Resp

196Vistas

Seguro que las señales en el tiempo de arranque para evitar operaciones no deseadas

Abierta

Preguntado el 10 de Noviembre, 2014 por drCoding

6

2Resp

303Vistas

Diferencia entre HVL y HDL

Abierta

Preguntado el 31 de Julio, 2014 por Miyagi Coder

2

1Resp

116Vistas

Elección de la longitud de bits adecuada

Resuelta

Preguntado el 26 de Septiembre, 2019 por Nicola

1

1Resp

513Vistas

Transiciones de estado curiosas en la simulación RTL de máquinas de estado

Resuelta

Preguntado el 22 de Julio, 2013 por bytesum

2

2Resp

92Vistas

Cómo leer el estado de los pines (alto/bajo) en la Spartan FPGA 3E

Resuelta

Preguntado el 13 de Mayo, 2021 por 이승우

2

1Resp

976Vistas

Generación de números aleatorios

Resuelta

Preguntado el 11 de Junio, 2014 por Crescent Fresh

1

2Resp

193Vistas

Verilog: ¿Comprobar si una señal es 100 ticks activa?

Resuelta

Preguntado el 17 de Diciembre, 2014 por Rupert Morrish

Preguntas de verilog

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Diferencia entre HVL y HDL

Elección de la longitud de bits adecuada

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