Recientemente me encontré con un STM procesador con 2 osciladores en el circuito - supongo que para la operación de alta velocidad y otro para los de baja potencia.
Algo así como un procesador de escritorio en donde la velocidad de reloj puede ser cambiado a cualquier frecuencia deseada (dentro de lo razonable) - ¿cómo es físicamente hacer esto?
Esto se hace usando un dispositivo llamado phase-locked loop, o PLL. Aquí es un diagrama de bloques básico de un PLL:
simular este circuito – Esquema creado mediante CircuitLab
El oscilador en la placa madre no funciona en la frecuencia de reloj del CPU, sino que funciona a una frecuencia del orden de los 100 MHz. Este oscilador que sólo sirve como un conocido y estable de referencia de frecuencia. Dentro de la CPU, el real de la frecuencia de reloj será generada por un oscilador controlado por voltaje, o VCO. El VCO puede ser sintonizado para generar frecuencias en un rango relativamente amplio. Un lazo fase-bloqueado, a continuación, sirve para bloquear el VCO de la frecuencia de salida en una relación específica con la frecuencia de referencia.
Las salidas de la referencia del oscilador y el VCO se dividen por divisores programables (con un factor de desarrollo para la referencia y M para el VCO de salida) y, a continuación, en comparación con una fase y la frecuencia del detector (PFD). La salida de la PFD se filtra y se utiliza para conducir el VCO. Esto forma un lazo de control conocido como un bucle enganchado en fase, porque sirve para conducir la fase dividida de la VCO a la igualdad de la fase dividida de la referencia. En la entrada de la PFP, la frecuencia será \$ f_{PFD} = f_{ref}/D = f_{out}/M \$. El resultado es una frecuencia de salida específico, con una relación matemática para la frecuencia de referencia, \$ f_{out} = f_{ref} * M/D \$. Como se puede ver en esta ecuación, el divisor de frecuencia en la salida del VCO tiene el efecto de multiplicar la frecuencia de referencia por su factor de división. Esto es cómo un PLL efectivamente puede generar frecuencias mucho más altas que la frecuencia de referencia.
Por ejemplo, suponga que la frecuencia de referencia es de 100 MHz, la referencia se divide por 1 (D) y el VCO se divide por 30 (M). Esto resultaría en una salida de frecuencia de 100 MHz * 30/1 = 3 GHz. Esta relación puede ser cambiado por el simple hecho de cambiar el divisor de configuración, que se puede hacer en el software a través de los registros de control. Tenga en cuenta que el cambio de la frecuencia sobre la marcha no es tan simple como cambiar el divisor de valores, la frecuencia debe ser modificado de tal manera como para asegurar que el CPU no ve 'glitches' o impulsos de reloj que son demasiado cortos. Puede ser necesario el uso de 2 Pll y cambiar entre ellos, o para detener temporalmente el reloj o cambiar a otra fuente de reloj hasta que el PLL se estabiliza en la nueva frecuencia.
Pll son utilizados en todo el lugar para generar precisas, fácilmente ajustables frecuencias de fijo, estable referencias. Su tarjeta Wi-Fi y Wi-Fi router utilizarlos para seleccionar el canal apropiado generando lo que se denomina la frecuencia del oscilador local, una señal interna que se usa la radio para inflar y convertir los datos modulados. FM de su radio más probable es que utiliza una para permitir que el software de control sobre la frecuencia de recepción, lo que permite la fácil recuperación de las diferentes estaciones. Pll también se utilizan para generar la alta frecuencia de las señales de reloj se utiliza para la unidad de los serializadores y deserializadores para Ethernet, PCI express, serial ATA, Firewire, USB, DVI, HDMI, DisplayPort, y muchos otros modernos protocolos serie.
Además de las respuestas anteriores...
Su STM micro casi seguro que tiene el segundo oscilador para el reloj de tiempo real. Esto permite que el reloj sigue corriendo (consumiendo el mínimo de energía), mientras que el resto de la viruta y el resto del circuito está apagado. El dispositivo puede mantener su reloj y calendario de ejecución, y por lo general también puede reiniciar el procesador principal en un temporizador demasiado - todas las cosas útiles para dispositivos embebidos.
muy cuidadosamente !
CPU binarios programmble prescalars y un PLL con VCO a la unidad el contador, por lo que se multiplica el front-side bus, FSB de reloj ( decir 100MHz) .
Esta dinámica de ahorro de energía el modo se selecciona automáticamente cuando el uso de CPU es baja, con el derecho de los drivers de CPU, CPU, sistema operativo y BIOS.
Mi i7 (8cpu) va desde 3101 MHz a 800 MHz y al instante pasos 1100, 1300,1500... etc
Si el Bios elige x31 como en mi caso, entonces se ejecuta la CPU 100MHz x 3100MHz y con un contador binario en la CPU elegir x8 para x15 para reducir la potencia de la CPU al mismo tiempo que regula el chip de la CPU de voltaje en el 0.9 V región para conservar la energía.
Puedo ver con mi cursor en la esquina superior derecha en Win8.1, junto con la CPU % y la memoria %
I-Ciencias es una comunidad de estudiantes y amantes de la ciencia en la que puedes resolver tus problemas y dudas.
Puedes consultar las preguntas de otros usuarios, hacer tus propias preguntas o resolver las de los demás.
