Ayuda sobre lógica booleana

Question

Hola ¿alguien puede ayudarme a averiguar la tabla de verdad de este circuito? La salida es w y las entradas son p, q, s, t. He proporcionado mi respuesta para la tabla de verdad a continuación, pero yo itit probablemente mal.

¿Puede alguien explicarme cómo funciona? Sé que en nmos 0 abre interruptor y 1 cierra, y un pmos es lo contrario de esto. Mi problema es que no estoy seguro de lo que sucede si:

1) ¿están abiertas s y q (en la parte inferior)? ¿Estoy en lo cierto al pensar que si sólo una está abierta, w será 0 siempre que p & t estén cerradas (en la parte inferior)...

2) ¿puede seguir circulando corriente si el T superior está abierto? o de hecho ¿si cualquiera de los interruptores superiores está abierto?

3) ¿cuál será W si la corriente no fluye por abajo o por arriba?

EDIT: OK creo que ahora lo entiendo. Básicamente termino con 9 salidas de 5V para w y el resto (7) salidas de 0V. básicamente cuando T = 0, la salida será igual a 1. Cuando T = 1 salida será igual a 0 excepto cuando PQS están abiertos en la parte inferior (que es cuando PQS son todos iguales a 1).

Gracias por su ayuda,

Answer 1

P, Q, S en la parte inferior forman una puerta OR; hay un camino si cualquiera de las entradas es 1. Pero está ANDed con T, de modo que W = 0 si (T = 1) AND (P = 1 OR Q = 1 OR S = 1). La parte superior es sólo el dual De Morgan de esto: W = 1 si (T = 0) O (P = 0 Y Q = 0 Y S = 0).
Por tanto, W = NOT (T AND (P OR Q OR S)).

Las P, Q, S de la parte inferior parecen más complicadas de lo que son. Están dibujadas como P O (Q O S), pero es lo mismo que (P O Q O S).

editar
Su tabla de verdad puede ser más fácil de interpretar si enumera las entradas resp. en orden de conteo binario:

T P Q S
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
etc.

Algunas relaciones entre una determinada entrada y la salida pueden ser más claras, en este caso sólo en la mitad inferior de la tabla la salida será cero. La mitad inferior es cuando T = 1.

Answer 2

No he entendido bien su pregunta. Pero voy a tratar de responder desde mi conocimiento limitado. Este circuito se basa en la lógica CMOS. En esta lógica, PMOS se utiliza como pull up y NMOS se utiliza como pull down. Ese circuito es una implementación de ~[(P+Q+S).T] que también puede escribirse como
![(P | Q | S) & T] = (!P & !Q & !S) | T . Ahora vamos a responder a su pregunta.

1. Sí, W será derribado. es decir W será 0V.
2. En la lógica CMOS, la corriente fluirá sólo cuando cambie la lógica. Es decir, sólo cuando W cambia de 1 a 0 o cuando cambia de 0 a 1. Por eso CMOS es eficiente en el consumo de energía. Cuando T interruptor está cerrado, W se tira a Vdd.
3. Como expliqué en la 2ª pregunta, la corriente no fluirá siempre. W será tirado simplemente a Vdd o a Vss correspondiente a las entradas aplicadas.

Aquí en este circuito Vdd = 5V y Vss = 0V.