Vacío Netlist Vivado De La Suite De Diseño

Question

Estoy tratando con la síntesis de verilog fuentes utilizando Vivado Suite de Diseño de 2013.3 herramienta por primera vez. El comportamiento de mi diseño es correcto según lo verificado por la pre-síntesis de la simulación. Mi problema es que una vez que realice la síntesis, el resultado de netlist es vacía y esto es confirmado por el informe de utilización que demuestra que nada ha sido utilizada en el tablero me había elegido previamente. La única cosa que puedo ver en el esquema son los puertos de la parte superior del módulo de mis arquitectura:

Esta es la utilización de:

Me han dicho que, ya que mi fuente de datos es de fuera de mi dispositivo, tengo que poner la IOB opción en la síntesis de la configuración, pero ni el oficial de Xilinx guías me están ayudando en esto.

Answer 1

Es posible que todos los de su lógica está siendo optimizada de distancia. Si su lop nivel de módulo no tiene ningún tipo de salidas o en las salidas que tiene no cambiar el estado, entonces, de la lógica será eliminado por el optimizador ya que no tiene ningún efecto sobre la función. La solución es la ruta de salida de las salidas. Por ejemplo, si usted tiene un núcleo de la CPU, trate de enrutamiento de salida del bus de datos. O incluso sólo una parte de ella - es decir, el menor de 8 bits. Si hay un problema con el número de pines, simplemente el cifrado xor de todos los resultados en conjunto de enrutamiento y el resultado a un solo pin es generalmente suficiente para evitar que el optimizador de la eliminación de todo.