¿En qué momento hace interferencia en I2C convertido en un problema?

Question

Si tengo un par de I2C trazas (SDA y SCL) en un 1 oz de la junta, cada ser 8mil de ancho y separados por un 8mil brecha, ¿cuánto tiempo las huellas que tiene que ser antes de que la interferencia podría convertirse en un problema?

Editar:

Disculpas para no hacer esto claro antes, pero me estaba preguntando desde un punto de vista teórico, y con todo lo demás igual.

Estaba revisando los tiempos de subida en un bus I2C, y la diafonía de los picos fueron más grandes de lo que yo habría esperado (300-400 mv). Después de leer algunas de las respuestas, he medido el tiempo de caída - se trata de 15nS, y desde mi cálculo I debe tener 80pF de capacitancia en el autobús.

Answer 1

La interferencia no es generalmente un problema, cuando la I²C autobús está contenida en un solo PCB y las resistencias pull-up son de tamaño adecuado. Como el tamaño del bus crece, autobús capacitancia se convertirá en un problema antes de que la interferencia se convierte en un problema.

Si usted piensa que la capacitancia entre la SDA y SCl es alta, ejecutar un sistema de seguimiento entre ellos.

(Fuente)

Answer 2

Aunque no puedo decir cuando los problemas se suceden, en un sentido práctico, me puede decir lo que se recomienda.

Phillips, el i2c creador, recomienda un SDA VDD VSS SCL pinout del cable que por esa misma razón.

La razón para el arreglo inusual de las líneas de energía entre el I2C cables es para detener la interferencia. es decir, los bordes de la SDA y SCL de acoplamiento juntos. La colocación de VDD y GND entre SDA y SCL, significa que la capacitancia en línea de señal es igual (para 4 cable de alambre)

Este es el Philips recomendación. Es el patrón que se establecen en la sección 17.3 del Bus I2C Especificaciones. (Hay recomendaciones para par trenzado)

Si la longitud de las líneas de autobús supera los 10 cm (cable de cinta o en placas)
Esta disposición, serán similares capactive de carga en el SDA y SCL.
Cuando no se usan los pines 5 y 6, puede ser mejor utilizar a 4 hilos. Para tiradas más largas, el uso de twist&planos de la cinta, o de la división 5 y 6 de 1-4
Evitar incluido cable donde los conductores no son individualmente pares trenzados de forma individual o filtrada

El énfasis es mío. Desde el real Especificaciones (Artículo 17.3):

Estos patrones de cableado también en el resultado idéntico cargas capacitivas para las líneas SDA y SCL. El VSS y VDD líneas puede ser omitido si un PCB con un VSS y/o VDD capa se utiliza.

Si las líneas de autobús son trenzado de a pares, cada uno de los autobuses de la línea debe ser trenzado con un VSS retorno. Alternativamente, el SCL línea puede ser torcido con una VSS regreso, y la línea SDA trenzado con un VDD retorno. En el último caso, los condensadores deben ser utilizados para separar la VDD línea para la VSS línea en ambos extremos de los pares trenzados.

Si las líneas de autobús están blindados (shield conectado a VSS), la interferencia puede ser minimizada. Sin embargo, el cable blindado debe tener bajo acoplamiento capacitivo entre la SDA y SCL líneas para minimizar la interferencia.

Tener un plano de tierra (o vcc plano) por debajo de las trazas es suficiente, según NXP/Phillips.

Ahora, para ser honesto, yo actualmente uso una de 10 PULGADAS (25 cm) de cable, con SDA/SCL trenzados juntos, y por separado, VCC y Gnd. Funciona bien en el 125khz velocidad a la que me estoy utilizando, no hay errores o nack, y estoy haciendo lo contrario de lo que dice, que debo hacer. Mientras que el 17.3 sección no hace mención de como esta siendo sólo para 400 khz o 1.000 khz velocidades, parece ser muy cauteloso.

Answer 3

Me imagino que los restos tienen que ser paralelas para muchos pies antes de que usted va a ver una importante interferencia. Siempre se puede comprobar esta aplicación gratuita y los informes de nuevo a nosotros. :o) http://www.ultracad.com/ct_calc.htm

Un par de otras cosas, el peor de borde que va a ser la caída en el borde de cualquiera de los SCL o SDA, ya que son conducidos por un activo n-ch desplegable. Pero si el fabricante de chips sigue la NXP especificación, el desplegable es un multi-etapa de la vuelta de la n-ch desplegable que resulta en una velocidad de respuesta controlada borde. Y no parece que vaya a ser un 5ns transición de la hi-lo ( y por lo tanto no hay línea de transmisión de efectos). Me gustaría que preocuparse más acerca de la fuente de alimentación de ruido de levantar el voltaje a tierra o de fallas de la Vdd suministro de abajo.