Asistencia con:

Question

Ha sido un largo tiempo desde que yo asumí la introducción del nivel de EE cursos. Estoy trabajando en un proyecto hobby y como un repaso pensé que sería simular un inversor CMOS. Para la vida de mí no puedo entender por qué la simulación no produce los resultados esperados.

Creo que he reproducido fielmente el circuito de Wikipedia. He cable para que los desagües de los dos MOSFETs están atados juntos. La fuente de la P-MOSFET está ligada a la tensión positiva. La fuente de la N-MOSFET está atado a la tierra.

Me encontré con una simulación que intervino la puerta de voltaje de 0V DC 1.5 V DC. La hoja de especificaciones para el Mosfet de decir que su tensión de umbral está en el rango de 0.3 V DC a 0.8 V DC. La simulación mostró prácticamente ningún cambio en el voltaje de salida. He reiniciado la simulación de 0V DC a 12V DC y se produjo el siguiente gráfico.

¿Por qué es que el voltaje de salida no cambia rápidamente en el rango de la tensión umbral de los Transistores? Yo estaba esperando que caiga de 12V DC a 0V DC muy rápidamente después de que el voltaje de la puerta superado 0.3 V DC.

El Circuito

Vsal, Vmax como una Función de Vgate en el Rango de 0V DC a 12V DC

Vmax es la línea verde

Vsal es la línea negra

Vgate es la línea azul

Answer 1

Por desgracia, la MCH modelos dados por ON no son directamente utilizables con LTspice (y me falta la paciencia/tiempo para hacer el trabajo de esta noche), así que aquí es un sustituto de la simulación con discretas, largo-Fet de canal, que todavía tiene bastante bajos umbrales:

La curva se ve igual de mierda/lento como el tuyo. También tenga en cuenta el gigantesco disparar-a través de la corriente (cientos de amperios) que va a explotar el Fet fuera en la vida real.

Ahora en una verdadera puerta CMOS hecho con corta-Fet de canal, que sólo se encuentran en ICs (que yo sepa):

La transición se ve mucho más nítida y la actual, mientras que teniendo la misma forma en micropampere gama. El último archivos son de http://ecee.colorado.edu/~ecen4827/spice.html La biblioteca incluye existe para algunos BSIM3.3 modelo.

Así que sí, tienes el esquema de la derecha, pero no el proceso/FET detalles que hacen viable un CMOS de la puerta. También se nota en la que se 0.35 um sim que las dos FETs, no son sólo los gemelos. Tienen diferentes geometrías en un inversor CMOS para obtener el punto medio a la derecha. Para establecer el punto medio p. 150 aquí. Si cambia el pmos allí para W=3u (para "igualar" el nmos), la curva se desplaza a la izquierda y comienza a verse un poco como la versión discreta (pero la transición sigue afilado).

También los libros de texto material:

Transistor de corriente de la unidad en el estado saturado de submicron tecnologías no es cuadrática, sino lineal. Está dominado por el transportista de la velocidad de saturación (vmax),

I = WCox(VDD – Vt)vmax

Y dada su no muy claramente expresado expectativas, desea revisar cómo un inversor CMOS realmente funciona:

Región I. nMOS off, pMOS óhmico.

La II región. nMOS saturadas, pMOS óhmico.

En la III región. nMOS saturadas, pMOS saturado.

La región IV. nMOS óhmico, pMOS saturado.

Región V. nMOS óhmico, pMOS off.

Estas citas y la figura son de Segura y Hawkins CMOS de libros de texto.

También, es posible hacer CMOS puertas con el tiempo-Fet de canal, pero los libros de texto no suelen cubrir este mucho más... creo que todavía necesitan diferentes geometrías para los dos transistores.

---

Para la diversión sólo a los efectos de: Aquí es (totalmente ridículo) manera de conseguir algo más simétrica con discretos (ya que no puede hacer nada acerca de la geometría): el uso de dos p-canal de mosfets en paralelo en el lado de alta (esto es, básicamente, una forma doble de la anchura)!

Por supuesto, esto no hace nada para solucionar el perezoso de la curva. Para corregir realmente que usted nee elegir un adecuado Vdd para estos MOSFETs, que depende de sus umbrales. He aquí un experimento variando Vdd:

Se puede ver que en mucho menor Vdd voltaje (dados sus bajos umbrales) estos MOSFETs de empezar a buscar más prometedor. En un verdadero CMOS de diseño, por supuesto, esto hace al revés: los transistores están diseñados con un Vdd (rango) en la mente.

Y aquí vamos, que había hecho un 3v MOSFET de puerta (que las necesidades de Intel ya?? :p). Yo todavía no intente esto en la práctica, excepto con muy desechables MOSFETs. Estamos superior a la corriente estática de clasificación en los que se 5A), pero estamos dentro de el pulso de la corriente nominal (30A). Si la unidad de pulso no es lo suficientemente rápido, aunque... bam.

En realidad, usted puede conseguir algo tan bueno con uno solo PMOS en este bajo voltaje (6407 parte es de 5A, mientras que el 6408-parte es de 7A). Probablemente, si usted encuentra alguna pareja complementaria que está más cerca se verá aún mejor en términos de simetría. Acabo de cortar una de las pmos piernas en el esquema de abajo; que es a propósito.

Si el límite de Vdd a 2.5 V, hubiera mirada sensible, incluso con respecto a su estática límite de corriente (para estas partes). Yo no voy a pegar otro gráfico aquí, sin embargo. Lo que voy a añadir es un gráfico de un CD4000-inversor de la serie, sólo para ver cómo mucha menos energía que utiliza (decenas de miliamperios). Va a demostrar que el uso de energía/trinchera de mosfets para hacer un CMOS de la puerta es una idea tonta.

Ay de TI, no te da un FET modelo para los chips, pero alguien ingeniería inversa (trazado): http://people.rit.edu/lffeee/CD4007_SPICE_MODEL.pdf

Answer 2

Su FET modelos están equivocados...

El transistor parámetros incrustados en la ESPECIA de la cubierta no son el 0.3/0.8 VDC usted piensa que es. Si usted cava en la simulación de código (la especia de la cubierta) es lo que verá.

...pero la simulación no es!

1. Comparar la entrada a la salida de las curvas' pendientes y te darás cuenta de que hay al menos un 10x de aumento de incidencia.
2. Su función de entrada es un forzado lineal de la rampa, en el sentido de su simulador ejecuta con entrada = 0.1 V, a continuación, de nuevo con entrada = 0.2 V, etc. Es mostrando la función de transferencia. En una aplicación práctica, la entrada es impulsado con un paso de borde (para evitar que se meta-estabilidad) y por lo que iba a saltar la región media como una rápida transición en la entrada --> transición rápida en la salida como su simulación muestra! :)
3. También muestra que usted consigue un total de 12V para cualquier entrada por debajo de 2.5 V y 0V para cualquier entrada por encima de 8.5 V. Que es la inversión de la lógica de una puerta not y muestra, generalmente, de la gran inmunidad al ruido de la lógica CMOS (de más de 2.5 V de tolerancia de ruido para el final de los estados en este caso!).
4. La función de transferencia no lineal como se esperaba.

Así que...

Sus expectativas son correctas y modelados correctamente! Buen trabajo! :)

Answer 3

Su alimentación es de 12V y que trató de poner de 1,5 V en la puerta de conexión. Así, con 0V en la puerta de la conexión de la P FET de canal será totalmente activado y el canal N va a estar fuera. Con un volt en la puerta, el P canal será totalmente activado (todavía) y el N del canal va a empezar a ser activado.

En este punto usted tendrá un par (o tal vez decenas) de mA fluye a través de ambos transistores. Si poner la mitad de la tensión de alimentación (6V) en la puerta, ambos dispositivos estaría bastante bien activado y usted puede tener varios amperios que fluye.

Es esto realmente lo que quieres hacer?

Answer 4

Voy a responder a una parte de su pregunta que no creo que nadie ha respondido a la cabeza en el momento.

¿Por qué es que el voltaje de salida no cambia rápidamente en el rango de la tensión umbral de los Transistores?

Dicen que usted tiene 1.5 V en Vgate. Ahora el NMOS está completamente activado, porque has superado el umbral de tensión.

Pero lo que Vgs de la PMOS?

Todavía -10.5 V, también muy por encima de la tensión de umbral.

Tienes que conducir Vgate hasta cerca de las 11 V antes de que el PMOS Vgs obtiene cerca de su umbral de tensión.

Answer 5

El comportamiento que usted espera no corresponde a un simple inversor, sino a una inversión de Disparador de Schmitt. Su CMOS de la implementación es más compleja (porejemplo), los componentes adicionales esencialmente crear histéresis que impide la salida de las puertas de ser abiertos al mismo tiempo, que es cuando CMOS lógica consume más energía.