¿Qué es un reloj de dominó?

Question

Estoy leyendo el Capítulo 12. Recomendado de Prácticas para el Diseño de la Quartus II Manual de la Versión 13.1 Volumen 1: Diseño y Síntesis de la cual los estados (p. 8):

Ondulación de contadores de uso en cascada los registros, en la que el pin de salida de uno registro alimenta el pin de reloj de registro, en la siguiente etapa. Este cascada puede causar problemas debido a que el contador crea una onda reloj en cada etapa. Estos ondulación relojes debe ser manejado apropiadamente durante el análisis del tiempo, que puede ser difícil y puede requerir que usted hacer complicadas de temporización de las asignaciones en su síntesis y colocación y herramientas de rutas.

¿Qué es una onda de reloj? ¿Por qué es el análisis del tiempo difícil en una onda de reloj?

Answer 1

Este es un contador de rizo:

^{simular este circuito – Esquema creado mediante CircuitLab}

Se trata de un contador asíncrono que se divide el reloj de entrada por 2 de cada etapa. Se trata de un contador asíncrono, ya que cada etapa va a cambiar en diferentes momentos y cada flip-flop tiene diferentes del reloj de entrada. La diferencia de tiempo entre cada etapa está determinada por el RELOJ->Q demora de los flip-flop utilizado. La simulación resultado se muestra a continuación, mostrando que cada etapa se retrasa la salida de la transición por el reloj-para-retardo de salida.

Ahora a poner el significado de esto en la perspectiva de un FPGA, el momento de la herramienta de análisis quiere asegurarse de que todo lo que está consiguiendo en la velocidad de reloj en el momento adecuado. Parte de eso es hacer de cada señal que ingresa el pin CLK de un flip-flop de un sistema de reloj que debe ser sincronizado con todos los demás relojes. Como tal, si que he entrado en el de arriba esquemático en una FPGA de la herramienta de síntesis, considera que las redes CLK_IN, DIV_2, DIV_4y DIV_8 a ser "reloj" redes independientemente de si se utilizan para conducir cualquiera de los otros relojes. Esto probablemente va a funcionar bien como un contador (hay una posibilidad de que un momento de la infracción por cada uno de los flip-flop), pero no lo hizo en el sincrónico de la lógica del método.

Si usted está usando esto para tomar una rápida entrada de reloj y se derivan de un único pulso más lento (por ejemplo, hacer DIV_8 un reloj maestro para el sistema), entonces probablemente esté bien.

El problema viene cuando se desea tener un rápido acceso a los circuitos de velocidad de reloj de con CLK_IN interactuar con lentos los circuitos de velocidad de reloj de con DIV_8. En este caso, usted quiere los flancos de subida del reloj sincronizado, pero usted tendrá un gran desfase de reloj entre estas reloj de redes. La cantidad de desfase de reloj generada por una etapa podría ser suficiente para causar errores de sincronización, y más etapas, casi se garantiza.

Si desea crear dos relojes sincronizados dentro de un FPGA, su mejor apuesta es usar un generador de reloj síncrono, o un módulo de reloj que es interna a la FPGA, como un PLL/DCM bloque.

Answer 2

En Quartus II, de la Ondulación del reloj es cualquier reloj impulsado por la salida de otro registro. Par de problemas con la ondulación de los relojes:

1. El último reloj tendrá un retraso de la entrada de reloj, porque va a través de un número de flops. Entonces, ¿cuál es el problema con este retraso? Vas a tener problema cuando su diseño cross-dominio de las rutas entre estos dos relojes. Si la ruta tiene un lanzamiento del reloj del reloj de entrada y de dominio de la captura de reloj proveniente de los derivados de dominio del reloj, la ruta tendrá una gran inclinación. Así que usted tendrá un tiempo difícil encontrar el momento.

2. Otro problema es con la escritura de la COSUDE restricciones. Usted tiene que escribir el reloj definiciones en cada momento, incluso si no se los usa. Ver un ejemplo aquí en la página 18.

Answer 3

Este problema afecta no solo a simple contador binario, pero también más complicado, como la década de los contadores (tales como la 74HCT4017) donde cada contador internamente cuenta de 0 a 9, y se conectan a restablecer a 0 en el décimo pulso.

Supongamos que usted tiene un número de la década de los contadores, uno para las unidades de posición de decenas posición, cientos de posición, etc.

Cada uno de los contadores de década tiene una entrada de reloj. El reloj de las unidades de contador se alimenta de la principal fuente de reloj, el cual puede ser encendido y apagado presumiblemente. El reloj de las decenas de contador está conectado a llevar a la salida de las unidades de contador. Cuando las unidades de contador de cuenta de 9 a 10, suceden dos cosas: el contador se restablece a 0 (por lo que en realidad nunca es válida del 10 de salida), y un reloj de pulso se propaga a la entrada de reloj del siguiente contador, en este caso el lugar de las decenas.

La razón se llama una onda de reloj, es que el reloj va a decenas de contador se retrasará al menos un retardo de propagación de la original reloj va en las unidades de lugar. De esta forma, se tiene lo que se llama un "efecto dominó", por ejemplo, si usted tiene unos 6-lugar de contador, el reloj va en el sexto lugar en una 099999 100000 transición se retrasó cinco veces.

Esto puede crear problemas de tiempo, por ejemplo si se intenta comparar la salida de los contadores a un valor determinado, los contadores no cambiar todo a la vez, para la comparación de los circuitos de mayo de fuego en el momento equivocado -- no hay ninguna señal que dice: todas las salidas son estables.

Answer 4

Por lo que he visto, la Ondulación Conters, como se les llama a veces, son temporizadores digitales (contadores) que se utilizan cuando no se requiera precisión y la simplicidad es la meta. Que además, puede ser utilizado como reloj de los divisores de a prescale una entrada de señal de reloj por un pedido de 2 por fase.

Básicamente, usted tiene una serie de FlipFlops donde la salida de la etapa anterior, se convierte en el reloj de la etapa siguiente.

Ver: Contador De Rizo