La principal ventaja de la sincrónica diseño es que el comportamiento es fácil de predecir, modelar y validar porque todo sucede en una programación predefinida. Sin embargo, la espera por un tiempo determinado para realizar una acción hace sincrónico diseño más lento que un comparables asincrónica de diseño. Y aun cuando el circuito no está respondiendo a sus entradas lógicas, es todavía poder de atracción, ya sea para responder a la señal de reloj.
Una asincronía en el circuito puede ser mucho más rápido porque responde a sus entradas a medida que cambian. No hay que esperar por una señal de reloj antes de la transformación puede tener lugar. También puede tomar menos de energía, ya que no tienen nada que hacer cuando las entradas están inactivos y tener un mejor rendimiento EMI, puesto que no hay una constante señal digital flotando alrededor. Pero el diseño de estos sistemas es mucho más difícil porque todas las combinaciones de entradas a lo largo del tiempo deben ser tomados en cuenta para asegurar el correcto funcionamiento del circuito. Cuando las dos entradas de cambio en casi el mismo tiempo, esto se llama una condición de carrera y el circuito puede tener un comportamiento indefinido si el diseñador no plan para cada combinación de entradas en cada combinación de tiempo.
Comparando y contrastando síncrono asíncrono de diseño, usted está pensando probablemente que las grandes compañías como Samsung pueden gastar miles de millones en la investigación y el diseño para el modelado completo de una DRAM circuito, de modo que su funcionamiento es muy estable y, a continuación, tendríamos muy rápido, muy baja potencia la memoria. Entonces, ¿por qué SDRAM mucho más popular?
Mientras asincrónica diseño es más rápido que sincrónicos en secuencial de operaciones, que es mucho más fácil diseñar un circuito para realizar en paralelo o simulaciones de operaciones si las operaciones son sincrónicos. Y cuando la cantidad de operaciones que se pueden realizar al mismo tiempo, la ventaja de la velocidad de asincrónicas diseño desaparece.
Así que tres de las principales cosas a tener en cuenta a la hora de diseñar una memoria RAM de circuito son la velocidad, la potencia y la facilidad de diseño. SDRAM gana más de la llanura de DRAM en dos de cada tres de esos y por un margen muy grande.
Wikipedia citas:
Memoria de acceso aleatorio dinámico -
El cambio más significativo, y la razón principal que ha SDRAM
suplantado asincrónica de RAM, es el soporte para múltiples interna
los bancos dentro de la DRAM chip. El uso de un par de bits de la dirección de "bank", que
acompañar a cada comando, un segundo banco puede activarse y comenzar a
la lectura de los datos, mientras que una lectura desde el primer banco está en progreso. Por
la alternancia de bancos, un SDRAM dispositivo puede mantener el bus de datos de forma continua
ocupado, de manera que asincrónica DRAM no.
Synchronous dynamic random access memory -
Clásico DRAM tiene una interfaz asincrónica, lo que significa que
responde tan rápidamente como sea posible a los cambios en las entradas de control. SDRAM
tiene una interfaz sincrónica, es decir, a la espera de una señal de reloj
antes de responder a las entradas de control y por lo tanto está sincronizado con
el equipo del bus del sistema. El reloj se utiliza para la unidad de un interno
máquina de estados finitos que los oleoductos comandos entrantes. Los datos
el área de almacenamiento está dividida en varios bancos, lo que permite que el chip de trabajo
en memoria de varios comandos de acceso en un momento, intercalada entre el
los bancos separados. Esto permite un mayor acceso a los datos de las tasas de un
asincrónica DRAM.
La canalización significa que el chip puede aceptar una nueva
comando antes de que haya terminado de procesar la anterior. En un
canalizado escribir, el comando de escritura puede ser seguida inmediatamente por
otro comando, sin esperar que los datos se escriban en el
matriz de memoria. En un pipeline de lectura, los datos solicitados aparece después de un
número fijo de ciclos de reloj después de que el comando de lectura (latencia), reloj
ciclos durante los cuales comandos adicionales que pueden ser enviados.
