Acerca del diseño Y la puerta utilizando N-tipo de mosfet: primera imagen se utiliza en todas partes. Sin embargo, se utiliza un inversor de una parte. No es posible diseñar el circuito como en la figura siguiente (segunda imagen)? Si no, ¿cuál es la razón para que?
Sería el tipo de trabajo, sin embargo los niveles lógicos en la salida sería tan pobre ('1' no sería lo suficientemente alto que la siguiente etapa no se vea en buena lógica los niveles de...
Dependiendo de los Transistores utilizados (específicamente su tensión de umbral), este problema podría ser la solución, pero en la práctica la solución estándar es mucho más fácil, a pesar de la etapa extra.
Esta es la razón por la anterior lógica de familias que se utiliza compuertas NAND en lugar de rejas Y portones - se eliminó el inversor de fase invertida y los niveles lógicos para la segunda etapa.
Desde la segunda etapa fue generalmente de una O etapa (ejecución (a and b) or (c and d)), y la 'O' con lógica invertida es justo "E", esto significaba que la "Y-O lógica" fue implementado con dos niveles de compuertas NAND, y los resultados fueron arriba de nuevo!
Este método de trabajo, siempre que la resistencia es lo suficientemente alta como para minimizar actual y permitir una clara alta.
Hay problemas, sin embargo:
Vgs es el control principal para un MOSFET utilizado como un interruptor. La corriente a través del resistor puede causar la tensión de la fuente para aumentar lo suficiente como para donde un alto valor lógico en la parte inferior MOSFET de puerta no cambia el MOSFET plenamente, como Vgs es más pequeño, haciendo que el MOSFET más probabilidades de entrar en su región activa, lo que gastando más energía.
En mi opinión, el gran problema es la distribución. En el inversor de la forma, la lógica de alta casi no tiene corriente perdido para el transistor, es decir, todos corriente esencialmente proviene de la fuente de voltaje. Esto es igual a la corriente que puede conducir a otras puertas. En su forma, la lógica de altura ha de división de corriente a través del resistor y el de salida. Para las demandas actuales de la suya, son VDD/Rde la carga + VDD/R, donde como de la otra forma de VDD/(R + Rde la carga).
Los circuitos están Resistencia del Transistor Logic. Es obsoleto y ha sido sustituido por el TTL y CMOS. De manera realista CMOS es todo lo que se ve durante una década o dos.
La capacidad de la unidad de un NFET está limitada por la diferencia de tensión entre la puerta y lo otro terminal es mayor; en muchos casos, se caerá a prácticamente nada como la diferencia de voltaje cae por debajo de ~1.5 voltios. Es por tanto bastante difícil para un NMOS chip que no tiene un sesgo de origen por encima de 5 voltios para levantar algo por encima de alrededor de 3,5 voltios, y un transistor cuya puerta es de 3,5 voltios tendrá un tiempo duro tirando de su salida por encima de unos 2 voltios. Hay momentos en los que es útil disponer de un transistor de sacar algo de "alto", pero los transistores pueden hacer un buen trabajo de ella, a menos que su puerta es una muy sólido de alta y su salida no va a tener que conducir mucho. Por el contrario, con la inversión de la lógica, todo lo que puede dar salida a un sólido de baja, y no hay nada especialmente sólidos de alta.
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