Carga de alta capacidad de pin de salida FPGA

Question

Estoy escribiendo una interfaz para un HITACHI SX19V001-ZZA que es una pantalla LCD a color. Por favor, eche un vistazo a la hoja de datos (páginas 13-14) para entender las referencias que voy a hacer.

Mi interfaz lamentablemente no funciona, pero he comprobado con un alcance y todo el tiempo que se cumplen los requisitos, aunque no estoy muy seguro acerca de la relación entre CL1 y CL2: la primera es la "primera línea de marcador", mientras que el segundo le dice a la pantalla cuando se muestra la 8 bits de entrada en paralelo. Lo que no entiendo es lo de la "primera condición de la línea" es, quiero decir, debe CL1 ser alta, mientras que la CL2 baja (página 13)? Porque eso es lo que no entiendo mirando a los requerimientos de temporización.

Dicho esto, mi verdadero problema es otro. CL1 pin tiene una capacitancia de entrada que es a través de 300pF mientras que los otros pines son alrededor de 50pF. He medido esto con un simple tester por lo que estos valores no son del todo fiables, de todos modos cuando me conecte la pantalla a la FPGA de la forma de onda de CL1 es todo, pero una rectangule, siendo un poco debajo de 100 ns de subida y de bajada, que es el doble del máximo permitido. Mi solución rápida idea es asignar CL1 dos salidas de la fpga y conectar ambos a la pantalla CL1 entrada, sólo para ver si mi problema es de su subida y tiempo de bajada, o somewhwere otra cosa.

El genérico de la pregunta entonces es: ¿es seguro para cortocircuitar dos FPGA pines de salida, dado que son impulsados por el mismo cable en la verilog/vhdl/lo que sea, la descripción?

Algunos al azar infos: actualmente mi CL2 frecuencia es de 3.125 MHz para alcanzar una velocidad de alrededor de 27 FPS, CL1 se forma exactamente como por la página 13, no encuentro el lugar y tiempo de caída como se ha dicho, que comienza a subir cuando CL2 se levanta y empieza a caer en el próximo CL2 flanco positivo. El marco de sincronización (FLM) se tira de lo alto cuando CL1 se levanta, y se sacó bajo en la próxima CL1 flanco positivo. Por supuesto CL1 y FLM son pulsados a la frecuencia correcta, el primero cada 240 CL2 y el segundo 480 CL1. El FPGA es una altera cyclone II (tarjeta de desarrollo DE2)

Answer 1

Es una práctica absolutamente estándar para conectar varias salidas de una FPGA o MCU para combinar el poder de los controladores de salida individual mientras que asegurarse de que todos ellos son controlados por la misma señal.

Answer 2

Como Lazlo mencionados, usted debe comprobar la intensidad de la corriente y la velocidad de respuesta configuración de primera. Esa sería una solución preferida para cortocircuitar los pines juntos.

La forma más sencilla para comprobar o cambiar la configuración de e/S es desde el Pin Planificador. Usted puede comenzar a lanzar el Pin Planificador de dentro de Quartus en virtud de las Asignaciones de menú.

Si usted no puede alcanzar la unidad de la fuerza que necesita, a continuación, sin duda pines cortocircuito es una opción. Yo no pensaría dos veces antes de usar esta técnica para un proyecto de vivienda. Si yo fuera el uso de esta técnica en diseño de producción, a continuación, me gustaría hablar con el FPGA proveedor para obtener aclaraciones. Algunas cosas que usted desea pensar, son el cortocircuito de los terminales del mismo o diferentes de e/S de los bancos, y, de no cortocircuitar los pines impacto de la desvinculación de los requisitos.