3D apiladas ICs; por qué ellos no son comunes pero

Question

He oído/leído en el pasado que la gente no busca en la construcción de circuitos integrados como pilas de individuo muere, conectados entre sí dentro de un paquete. Esto se ha hecho, por ejemplo, cuando un morir por pura memoria fue conectado por separado para una mayor circuito de circuito digital dentro del paquete físico antes de que el dispositivo sale de la fábrica. Esto hace más fácil la personalización y más barato.

Sin embargo, no me leí acerca de esta metodología de convertirse en omnipresente.

¿Por qué son las razones por las que "3D ICs" no se han generalizado aún?

Answer 1

Depende de lo que quieres decir con 3D. Son varios niveles de integración. Algunos son más difíciles que otros. Aquí está una (optimista) esquema tomado de http://thor.inemi.org/webdownload/2014/Eurotherm_061914.pdf

El esquema es en realidad un poco viejo; fue publicado por primera vez en un documento de 2010: http://dx.doi.org/10.1109/ECTC.2010.5490828

El pastel en el centro de la diapositiva que supuestamente es bastante grande ya:

[En 2011], el valor de mercado de todos los dispositivos que utilizan TSV envasados en 3D, en la 3DIC o 3D-WLCSP de las plataformas de sensores de imagen CMOS, sensores de luz Ambiental, Amplificadores de Potencia de RF y inercial MEMS) fue digno de $2.7B. It will represent 9% of the total semiconductor value by 2017, hitting almost $40B.

Otra estimación es un poco menos optimista, aunque:

A nivel mundial, 3DICs mercado fue valorada en USD de 2,40 millones de euros en 2012 y se prevé que crezca en un 18,1 por ciento CAGR de 2013 – 2019.

Para baja potencia 3D de dispositivos de memoria, JEDEC ya tiene un estándar, JESD229 "de Ancho de e/S Único DataRate", que da a 2 veces el ancho de banda de LPDDR2, manteniendo el mismo consumo de potencia [ref]. Para 3D de alto rendimiento de la memoria, no hay no-estándar JEDEC, Hybrid Memory Cube que tiene bastante buena respaldo de la industria (Micrones, Samsung, Intel). Intel ha anunciado que los Caballeros de Aterrizaje (que aparecen en la 2ª mitad de este año) se va a utilizar HMC. Para 3D de alto rendimiento de la RAM, la JEDEC lugar estandarizado JESD235 "de Alto ancho de Banda de la Memoria", el cual está respaldado por AMD, Hynix y Nvidia. Nvidia Pascal a aparecer en 2016 o lo que es supuestamente va a utilizar este HBM.

Si usted está hablando acerca de la Cpu u otros chips generación de una gran cantidad de calor... va a ser mucho más difícil de hacer en 3D pilas debido a la dificultad en deshacerse de el calor de las capas internas. En 2008, IBM Research publicó sus experimentos con el agua corriendo a través de la capilaridad de micro-canales en el interior de un 3D morir [ref] véase también el video (de más reciente/2012 avance con eso). Esto es obviamente difícil conseguir trabajo a un precio muy competitivo. No tengo idea de si/cuando se planea comercializar algo así, e incluso entonces es que probablemente iba a orientar sus mainframes primera.

Y también en el tema de la calor, me he estado preguntando por qué no puedo encontrar ninguna mención de diseño gana por Amplia IO (el de baja potencia 3D de la memoria). No puedo estar seguro de las razones reales detrás de su mercado flop, pero resulta que a pesar de que utiliza menos energía que el PoP (paquete-en-el paquete de soluciones, debido a su estructura 3D real (utilizando TSV - través-de silicio vias) de Ancho IO en realidad se calienta más rápido que un PoP solución, especialmente con el SoC debajo de darle algo de "ayuda". Esto es admitido en una presentación por parte de sus promotores; véase diapositiva 15. (N. B.: hay algunos bien fundada, rayos X basados en la especulación de que la Playstation Vita usos Distintos de e/S, pero nada ha sido confirmado oficialmente.) También hay una "Amplia IO 2" estándar JEDEC JESD229-2 ahora. No puedo encontrar ninguna mención de la adopción de dispositivos para eso, pero esto es bastante nuevo, así que el tiempo dirá. De todos modos, el punto que estoy tratando de hacer es que incluso en los dispositivos de poder, 3D chips pueden tener importantes problemas de calentamiento.

Como para el 3D actual del mercado, creo que mucho de esto (aunque no puedo decir qué proporción exactamente) es en los sensores CMOS de iluminación (tanto en la parte delantera y la espalda - illumnated) que están presentes en muchas de las cámaras e incluso los teléfonos inteligentes. Hay bonita presentación visual de muchas de estas fichas con fotos reales, e incluso algunos perfil de rayos X (en varias diapositivas, así que no la voy a pegar aquí) en un Semicon Taiwán 2012 hablar; también tiene fotos de los más oscuros actual de las aplicaciones 3D como acelerómetros MEMS así sucesivamente.

Answer 2

Hay un par de razones para no ser generalizado todavía. Si eres de apilamiento muere, se multiplica la física área de la matriz por el número de capas. Más de la física de la oblea que el uso de este método, menos piezas/oblea y por lo tanto menos $/oblea de que usted está consiguiendo.

Otra razón es que muchos de los circuitos integrados encajar bien dentro de los confines de una sola capa de IC. Si necesitan más espacio que, en general, ir a un proceso de encogimiento sin ningún tipo de problemas. Por lo que el único lugar para esto es muy complicado circuitos como el SoC utilizado dentro de los factores de forma pequeños como los teléfonos.

Una razón más es que una vez que la pila de capas, usted tiene que tener una buena comunicación entre las capas. Las conexiones entre las capas va a ser físicamente más grande que las conexiones entre los componentes normales en una sola morir así que usted tiene que trabajar alrededor de esta complicación y la posible desaceleración entre las capas de una multi-capa de morir.

Básicamente, no hay libre-almuerzo. Este es un trabajo en torno a la Ley de Moore, pero no es fácil o sencillo de ejecutar. Normal ASIC son lo suficientemente fuerte para hacer derecho. La adición de capas sólo hace que sea aún más complicada, costosa y difícil para el ingeniero.