Cuatro propuestas de diseño de capa PCB

Question

Recientemente he diseñado en cuatro capas de PCB en KiCad. Es un espectrómetro de tener PIC24EP y un CCD lineal sensor de imagen (TCD1304). La capa de la pila es el siguiente:

1. De señal (no de cobre verter)
2. Suelo
3. 3.3 V de alimentación avión
4. La señal (copper pour conectado a tierra)

La capa SUPERIOR es de color ROJO y la parte inferior de la capa es de color VERDE. Las capas medias son completamente de cobre verter (no hay rastro de ellos). Abajo está la foto de mi diseño:

He leído más aquí acerca de tres tipos de acoplamiento, y he estado tratando de reducir tanto ruido como sea posible (ni siquiera µV, si es posible de lograr). He mencionado a continuación cómo creo mi consejo debe ser el de evitar cada tipo de acoplamiento. Sin embargo, no estoy seguro si he entendido el concepto correctamente y tal vez me he perdido un par de cosas que aún no sé. Es por eso que he publicado esta pregunta. Por favor, revise mi consejo y mi explicación y me ayude.

Común Impedancia De Acoplamiento:

El plano de tierra detrás de la parte SUPERIOR de la señal de la capa de ayuda en la reducción de la impedancia de la tierra (como lo ha hecho área más amplia). He utilizado dos pines para GROUND cabecera J1 para reducir la impedancia común de acoplamiento.

Campo Eléctrico De Acoplamiento:

He tenido cuidado de distancia entre la crítica de las pistas. El pin analógico de TCD1304 está muy lejos de los relojes de TCD1304 y el oscilador.

Campo Magnético De Acoplamiento:

Sé que el campo magnético de acoplamiento se puede reducir si hay una gran distancia entre los nudos y están alineados a 90 grados uno del otro. Hay una gran distancia entre TCD1304 líneas de reloj y el ADC pin. Sin embargo, no puedo ejecutar horizontal/vertical de las pistas en la parte superior/parte inferior de las capas, como creo que no es posible (por favor, sugiera a cada uno de los que si me equivoco).

Con respecto a la Devolución ruta actual:

La corriente de retorno de ruta de acceso de la parte superior de la capa de suelo plano (ya que está justo por debajo de ella) y de la capa inferior será de 3.3 V plano. Creo que la corriente de retorno de ruta para el oscilador de cristal y el suelo plano y como se puede ver en el diseño, no es interrumpido. La corriente de retorno camino de la TCD líneas de reloj y la salida analógica de la línea justo debajo de la señal y por lo tanto, no se interrumpe así.

No estoy muy seguro acerca de las referencias de tensión (LM4041). Quiero tener muy bajo acoplamiento a ellos para las referencias estables. Yo creo que no hay problema con mis referencias en mi placa, pero puedo considerar para colocarlos en la parte inferior de la capa si ayuda a lograr un buen desempeño.

No estoy seguro acerca de la posición (¿a qué capa) de los condensadores de desacoplamiento. Por favor, dime mejor ubicación para ellos.

La frecuencia de reloj de TCD es de 2 MHz. El PIC24EP tiene 12 MHz SMD de cristal. El F_osc de la PIC es de 64 MHz. Yo sé que tal vez la mayoría de las cosas no importa a esta frecuencia, pero yo soy una estudiante universitaria, tratando de aprender y construir cosas. Por favor me apunte hacia la dirección correcta.

EDIT 2:

He modificado mi diseño, según lo sugerido por otros (solucionado las pastillas problema). Estoy trabajando en la reducción del ruido mediante la comprensión de lo que otros han sugerido.

Answer 1

Ser como usted ha puesto su diseño, para su revisión permítanme alta la luz dos áreas donde no hay ninguna razón para tener tan descuidado conexiones a tu microcontrolador almohadillas. Usted debe hacer los seguimientos se salen de las pastillas en el mismo ancho de la zapata y, a continuación, con posibilidad de ampliar si así lo deseo.

Ejemplo 1:

Ejemplo 2:

Usted está pidiendo a otras cuestiones esotéricas y ni siquiera prestar atención a los detalles triviales.

Answer 2

Si el microprocesador tiene una función para detener la cpu durante la adquisición, el uso de ella.

Ahora, su referencia analógica diseño tiene problemas.

La foto es de referencia analógica es la tensión entre AREF y AGND. Sin embargo, la referencia de desacoplamiento de la tapa no está conectado entre AREF y AGND, es en la parte inferior de la capa de lugar, y no tiene vias, lo que significa que su pin a tierra serán conectados a cualquier parte de la parte inferior de cobre pour le sucede a estar allí... usted no sabe lo que las corrientes de flujo en este cobre verter, como usted ponga el resto de la disociación de las tapas de allí y que tiene muy pocas vias de la principal del plano de tierra.

Consejos:

• Quitar verter sobre la capa inferior.
• Extender el poder único plano bajo microcontrolador
• No sensor de alimentación de ruidoso microcontrolador de la energía, el uso de un pequeño filtro LC
• Poner suelo de vias en el desacoplamiento de la tapa!
• Poner todo en toplayer, la asamblea será más barato...

Answer 3

Parece AnalogSignal es adyacente a MasterClear, que viene de señal externa (J3). MC se omite, pero la tapa de ESL & ESR prevenir la alta frecuencia de omitir; también, la derivación de la Tapa convierte la basura tensiones en la basura de los campos magnéticos.. Agregar 1 kohm en la parte inferior derecha de la placa, cerca del conector J3, para formar filtro de paso bajo, y también limitar las corrientes que se convertiría en campos magnéticos. [en el diseño de la PCB, insertar una nueva resistencia, donde el "J3" texto muestra, justo a la izquierda de pin#1 de J3. De nuevo, esto supone MC viene de fuera de la PCB, y trae en la basura.]

[La tapa en MC es un centímetro de distancia de AnalogSignal, y ortogonales. El problema es el adyacentes pines utilizados por AnalogSignal y MC, causando Efield y Hfield de acoplamiento.]

3 inferior izquierda de señales (digital, alfileres 3/4/5) en el sensor también transmitir MCU basura en el sensor, debido a que el MCU es nunca tranquilo y la lógica de los niveles de las 3 señales nunca será limpio. Sugiero instalar 3 resistencias, a la izquierda de Y1 cristal, en la serie, y luego a los 3 condensadores de SMT a TIERRA; esta es otra de Filtro de paso bajo, se utiliza para dirigir la MCU basura a GND (tierra); la meta es mantener la basura en las corrientes de salida del sensor; para ello, utilice el alto valor de las resistencias (que inherentemente límite de la basura corrientes en el sensor) y/o 100PF condensadores cerca de las clavijas del sensor 3/4/5 para desviar la mayor parte de la basura FUERA del sensor el sensor de ESD y MOSgates (3-5pf) todavía admitir algunos de los MCU de la basura. Mejor aún es un búfer de IC, con privado VDD, entre el MCU y el Sensor.

Con respecto a Efields que se acopla Sensor Analógico #21, traer de metal de pin#20 y#de pin 22 (gnds) se cierra alrededor de la señal Analógica; estos gnds de captura, sin embargo, más de la Efields. Si usted puede hacer el Analógica de seguimiento aún más delgada (10 milésimas de pulgada o 8 mils) y hacer que el otro analógico gnds cerca, incluso más Efields obtener interceptado por GNDs. Y si lo desea, agregue 100pF SMT en el pin Analógico, causando una muy beneficioso voltaje del divisor de acción entre Efields de acoplamiento a través del aire (muy pequeña capacitancia) y los inherentes C_out del sensor + C_in de MCU + 100pF; su sensor podría no tolerar ningún adicionales tales capacitancia.

Respecto de acoplamiento magnético, la subyacente planos (GND y VDD) tienden a interceptar Hfields; no puedo poner mejor atenuación de los números en estas topologías todavía, pero estamos trabajando en eso. Hemos hablado de la reducción de la HF de la Maestra Clara, con una resistencia cerca de J3 (suponiendo J3 trae en un externo MC). Tomo nota de una derivación de la tapa C10 sólo uno de los pines de distancia desde el Sensor de la entrada Analógica para MCU; se puede poner que la derivación de la tapa BAJO el MCU, en el lado opuesto de la PCB? ¿Qué tan grave es esto?

El uso de $$Vinduce = MU0 * MUr * Area/(2*pi*Distance) * dI/dT$$, this becomes $$2e-7 *Area/Distance * dI/dT$$

Suponiendo que el área es de 2 mm * 2 mm, la distancia es de 2 mm, y dI/dT es la 10mA/1 ns, el Vinduce es 2e-7 * 2 mm * 10^7 amp/sec = 4 milivoltios. Por lo tanto mantener la saltarse la tapa de los campos magnéticos de distancia de la entrada Analógica de trazas es necesario para ENOB de 10 bits o mejor.

EDITAR Años he diseñado un 4-canal 6MegaSample/seg 12 bits Av=2/4/8/16 de la cámara de píxeles digitalizador. Los datos salieron a través de 4 transmisores de fibra óptica. Otro de SPI de flujos de bits para establecer las ganancias y las compensaciones (a través de 16-bit Dac) y la imagen tamaños y velocidades de fotogramas (hasta 100.000 fotogramas/segundo si la imagen fue sólo 8X8), el único de entrada "basura", fueron las líneas de alimentación de CC y el reloj del sistema. Cascadas de PI filtros rechazó la mayoría de las (remoto) SwitchReg basura. Un cuidadoso diseño de PCB, aspecto que se ----- colocar el OpAmp tapas de bypass ---> ortogonal <--- la ruta de la señal. Yo tenía 12 bits/+-2.5 voltios, siguiendo Av= 16x, por lo tanto cuantización piso era 16uV*5 = 80 microvoltios. Lo que habría sido la inyección de HF de auto-inducida de comentarios? Asumir 1mm cubo (área/distancia) y 1mA/10nS dI/dT.

Vinduce = 2e-7 * 1 mm * 10^5 Amp/segundo = 2e-10 * 1e+5 = 2e-5 = 20 microvoltios.

Dado que no tengo control sobre el R+C filtro justo antes de la ADC, yo no tenía ningún control sobre la "dI/dT". Resultado? Absolutamente ninguna artefactos visibles en las imágenes recuperadas. Diseños demasiado sofisticados? posiblemente así. Pero el cliente estaba muy contento.

[En cuanto a la colocación de condensadores de bypass ORTOGONAL a AnalogSignal - - - - - sí, queremos minimizar la Inductancia Mutua.]

[En el original de la PCB de la parcela, observe la gran cantidad de "negros" alrededor de Sensor pin21 "AnalogSignal". Relleno en negro, tan cerca como usted puede, con el cobre que está conectado a tierra.]

^{simular este circuito – Esquema creado mediante CircuitLab}

Lo que realmente sucede cuando a TIERRA de ALUMINIO se coloca en la misma capa como una Señal Analógica, y muy cerca? Entrante Efield flujo es principalmente reunidos por la TIERRA de la LÁMINA, la reducción de la "corriente de desplazamiento" inducida en la Señal Analógica.

Answer 4

Cosas que usted necesita para estudiar y aprender antes de diseñar buenos consejos.

1) normas de la DRC para el diseño y la práctica estándar ( al menos 30 páginas) puede encontrarse en la web

2) EMI libro de Diseño de Henry Ott o similar que incluye radiada y conducida ruido: la salida y la entrada de la reducción , de 20 de soluciones comunes, tales como la CM de las cuentas de ferrita, el diferencial de impedancia controlada, gaurd pistas de cobre verter etc. (Puede haber más actualizada de los libros, pero menos completo)

3) la Fuente de una buena calidad de la junta de la tienda automatizada de la república democrática del congo y de bajo costo

por ejemplo, Sierra Proto Expresa en el "Valle del Silicio" , CA

2, 4, 6 layer low-cost, quickturn prototype PCB fabrication
Pre-defined specifications
Automatic file verification
Free instant DFM on your file
Find whether your design matches No Touch specs
See layer images as seen by our system to ensure proper registration, polarity etc
Get a Netlist compare report
No holds processing
Minimum finished hole size down to 8 mils
Trace /space down to 4 mils
Now allows 0.250" (250 mils) Non-Plated Holes
RoHS-Compliant (Lead-free material and surface finish)
Instant online quoting, ordering and tracking

la norma de "especificaciones" https://www.protoexpress.com/content/stcapability.jsp "Mejor DFM" https://www.protoexpress.com/betterdfm/

por ejemplo, La Señal De Cheques

Conductor Width
Spacing
Annular Ring
Drill to Copper
Hole Registration
Text Features
Missing Copper
Features Connection
Missing Holes
Unconnected Lines
Rout to Copper

Plano De Cheques

Drill to Copper
Annular Ring
Spacing
Conductor Width
Thermal Air gap / Spoke Width
Missing Copper
Rout to Copper
Drill Registration
Clearance smaller than hole

Solder Mask Checks

Solder Mask Clearance
Coverage  Rout to Mask Spacing
Missing Solder Mask Clearance
Exposed Lines
Partial Clearances

Pantalla De Seda Cheques

Silk Screen to Mask Spacing
Silk Screen to Copper Spacing
Silk Screen to Hole Spacing
Silk Screen to Rout Spacing
Line Width
Text Height
Silk Screen Over Copper Text

Drill Checks

Hole Size
Duplicate Holes
Hole Spacing
Touching Holes
Plane Shorts
Holes to Rout
Missing Holes

4) DFM diseño para la fabricación

5) DFT de diseño de la capacidad de prueba

6) DFC diseño para el costo

El por encima de todo es parte de una serie de optimizaciones de diseño. Todos juntos, fueron llamados DFX acuñado por Nortel