Una lógica de circuitos digitales

Question

Para ponerlo simplemente, lo que yo estoy buscando es una lógica que los modelos de circuitos secuenciales.

Si he entendido correctamente, los circuitos digitales suelen clasificarse en dos categorías distintas, combinatoria y secuencial, siendo el primero un subconjunto de éste. Combinatoria circuitos son modelados por cálculo proposicional, aunque en lugar de centrarse en diferentes fórmulas, como el cálculo proposicional hace, construye más grande y más grande de los circuitos a través de la composición de los más pequeños.

Más precisamente, en la combinatoria de los circuitos, estamos acostumbrados a que, básicamente, la definición de un conjunto de libre señales, dicen, a, B y C, por ejemplo, y en la construcción de circuitos más complejos que se basan en ellos, como $P = AB$, $Q = A+C$, $S = (PQ)'$ (para los menos versados en el álgebra booleana, simplemente se nota que hay una equivalencia entre estos operadores y la costumbre del cálculo proposicional).

Este enfoque simplista descompone si se aplican a los circuitos secuenciales. Considere la posibilidad de nuestro libre señales R y S. con Una definición de un flip-flop es como sigue: $Q = (R + Q_i)'$ $Q_i = (S + Q)'$ (donde "$+$" es lógico "o", y "$'$" es la negación lógica). Si se realiza una sustitución verás una auto-referencia, algo cálculo proposicional no está equipado para trabajar con.

La explicación habitual aquí es considerar antes de los valores de a$Q$$Q_i$. La idea aquí es que, si $Q$ es la lógica opuesta de $Q_i$, y nunca lo que pasa que nos hemos fijado tanto en $R$ $S$ a 1 (en cálculo proposicional el lenguaje, $R$ $S$ interpretado como verdadero), $Q$ $Q_i$ siempre será lógica de los opuestos. Desde allí tomamos nota de que el establecimiento $R$ $S$ a 0 mantiene el valor actual de $Q$$Q_i$, mientras que el establecimiento de sólo uno de $R$ o $S$ a 1 conjuntos de $Q_i$ o $Q$ a 1, respectivamente.

Yo creo que estos son algunos de los temas que creo que las respuestas a esta pregunta podría arrojar algo de luz sobre:

• ¿Qué es exactamente lo que usted necesita para agregar proposicional de cálculo en la orden para que el modelo de circuitos secuenciales? Por ejemplo, los circuitos secuenciales tienen que ver con la noción de que el estado, que a su vez significa, básicamente, que el resultado de la configuración de un par de señales puede variar a través del tiempo - ¿esto significa que vamos a añadir algo a la modelo de la noción de tiempo?
• ¿Qué tipo de circuitos secuenciales podemos construir, de todos modos?
• Yo vagamente recordar que en profundidad explicaciones sobre el tema tendría que explicar cómo retrasar realmente funciona en la vida real de los circuitos. De hecho, el mundo real de los circuitos a veces hacer uso de un constructo denominado buffer; en el cálculo proposicional, esto es, simplemente, la única función identidad! ¿Este factor en nuestra lógica? ¿Cómo es eso?
• Podemos componer más con otras lógicas?
• He intentado buscar la respuesta en Wikipedia y se tropezó con un enfoque basado en Sequentions y Venjunctions - dos cosas que no sólo nunca había oído hablar de antes, yo también no pudo encontrar ningún tipo de información útil sobre. Son realmente estos conceptos relacionados con este problema?

Answer 1

La práctica moderna es preferir diseños en los que hay un número relativamente pequeño de "dominios de reloj". Un reloj de dominio es una colección de secuencia lógica que está todo sincronizado por el mismo reloj de la red. Su ejemplo de un R-S pestillo sugiere que el problema más general.

Dentro de un determinado dominio del reloj, uno tiene una máquina de estado. El estado puede ser considerado como un vector cuyos cambios de valor en cada reloj, y cuya próxima valor depende de la anterior (además de insumos externos). Dentro de esta restricción parece que es posible definir un sistema lógico. Cuando el envío de una señal de reloj de dominio a otro, uno de los usos de "reloj de dominio cruce" de las técnicas.

La principal ventaja de los dominios de reloj es que simplificar el modelado, depuración, etc., de el sistema.

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En general, uno puede imaginar la lógica sin la restricción anterior. Creo que este es un gran tema para los matemáticos para mirar dentro. He aquí un ejemplo:

Para que una colección de circuitos lógicos secuenciales para operar como era de esperar, es suficiente con que no hay ninguna violación de la "instalación" o "hold" condiciones. Esto se conoce como "estática el análisis del tiempo." Un "setup" condición es el requisito de que las señales entrantes a un registro válido de un cierto tiempo antes de que la señal de reloj. Un "hold" de la condición es el requisito de que la señal de entrada no cambia hasta que después de un cierto tiempo después de la señal de reloj.

Para un solo reloj de dominio, el programa de instalación y los tiempos de espera son fáciles de calcular. Uno encuentra la más larga (en términos de retardo electrónicas) ruta de acceso de salida de la máquina de estados para una entrada. Esta ruta debe ser suficientemente corto para que las señales pueden recorrer a través de él en el interior de un solo reloj, y aún así cumplir con el tiempo de configuración. Esta restricción se da la máxima frecuencia de reloj el reloj de dominio puede ser ejecutada en. Del mismo modo, el camino más corto debe ser el tiempo suficiente para cumplir el tiempo de retención. Si esta restricción es violado, el circuito puede tener errores en cualquier frecuencia.

En el caso de un R-S cierre, la instalación y mantener las restricciones son que no se puede activar el set y reset entradas de ambos al mismo tiempo. No sería una "race condition" para determinar qué estado se encuentra el pestillo estaba a la izquierda.

La configuración anterior y mantener las condiciones son "unilateral" (mi palabra, probablemente hay uno mejor) en las que tratan con una sola ruta de la señal en un tiempo. De hecho, hay un segundo camino que la presencia de un reloj de dominio se esconde de la vista: la demora entre el reloj del controlador de la fuente de la ruta de acceso y el reloj del dispositivo a la terminación de la ruta. Para un solo reloj de dominio, esto es llamado "sesgo del reloj", pero el problema se generaliza en general secuencial lógica del sistema. Así, el programa de instalación y los tiempos de espera son "bilateral" restricciones en un circuito que consta de un bucle.

Por lo tanto, para asegurar que un general secuencial lógica del sistema cumple con todos los ajustes y los tiempos de espera, en lugar de analizar todos los caminos, uno debe analizar todos los bucles. Cada bucle tiene dos caras, una ruta de datos y un reloj camino. Uno debe asegurarse de que el "el más lento posible ruta de datos y de más rápido posible del reloj camino (el programa de instalación de violación)" dará el mismo resultado lógico como "la forma más rápida posible ruta de datos combinado con el más lento posible reloj camino (mantenga la violación)." Si esto es así, entonces no puede haber ninguna instalación o mantener las violaciones debido a que el bucle.

Hay una analogía a este ya en las matemáticas de la literatura como "flujo de la red de análisis." En esta teoría, uno cuenta con una red de flujos mínimos y máximos definidos en cada segmento. La pregunta es si todo el sistema es consistente. Ver "los Flujos de la Red y Monótono de Optimización" Rockafeller para el algoritmo. La diferencia es que en Rockafellar, el requisito es que el flujo de estar entre el mínimo y máximo para cada ruta. Siguiendo la lógica, el requisito es que los retrasos de tiempo de estar fuera de la mínima (para evitar la instalación de violación) o el máximo (para evitar que se mantenga la violación).