¿Son cierres de SR adecuado para ser utilizado como memoria RAM?

Question

Recientemente he comenzado a interesarse en ingeniería eléctrica después de un par de años de programación y desarrollo de software.

He construido una ALU de 4 bits utilizando una compuerta lógica simulador y ahora quiero guardar una respuesta anterior de la ALU en algunas células de memoria.

He estado leyendo acerca de chanclas y pestillos, y he construido un SR pestillo y parece que me puede almacenar fácilmente mi respuesta en 4 de estos cierres, mi pregunta es, es esto una forma eficiente de almacenamiento de memoria (teniendo en cuenta el hecho de que no tienen ningún entrenamiento formal o mucho conocimiento, así que no puedo profundizar en las técnicas de optimización todavía) o debería de implementar un reloj activa SR flip flop con entrada de reloj? ¿Cómo es la lectura de datos desde el pestillo de la demanda?

Answer 1

"Reloj activa SR flip flop con entrada de reloj" es básicamente un "tipo D flip flop". Este es un estándar de la forma de hacer de almacenamiento local dentro de la lógica digital.

No explícitamente leer de ella, continuamente salidas con el valor almacenado. Si usted tiene un arsenal de ellos tiene selectores de algún tipo (multiplexors, tri-estado de las salidas, travesaño interruptores) para elegir el que desea utilizar como entrada de la siguiente lógica de la etapa.

Edit: hay una cuestión de escala. Flops son adecuados para almacenar pequeñas cantidades de datos local con alguna lógica. El siguiente paso es SRAM: http://tams-www.informatik.uni-hamburg.de/applets/sram/ ; que es práctico para unos pocos cientos de kilobytes. Más allá de que la DRAM, que utiliza un solo transistor de la puerta de la capacitancia para almacenar cada uno de los bits de datos. DRAM puede ser extremadamente densa, pero para la fabricación de las razones por lo general tiene que estar en otro chip.

Ver también Cómo lo hace al azar de acceso a la memoria de RAM de trabajo?