Ejecución de cadena JTAG más ocupado de plano posterior

Question

Estamos ocupados diseño de un sistema grande con alrededor de cuatro Pcb de asignación en un plano posterior. Cada PCB podría contener un DSP, así como una gran FPGA. Nos gustaría correr 2 cadenas JTAG a través del sistema de cadena para la Dsp y uno de los FPGAs.

Mi preocupación es que hay un montón de alta frecuencia comms/datos de ejecución a través de la placa madre y que esto podría interferir con nuestras dos cadenas JTAG. El avión de vuelta será utilizado para el transporte de múltiples lvds señales de datos en torno a 500MHz.

Me gustaría estar en el lado seguro con el JTAG cadenas. La pregunta es si es posible ejecutar JTAG más de un diferencial estándar y si es así, ¿existen dificultades a tener en cuenta.

Answer 1

Esta es una interferencia pregunta como yo la entiendo.

El JTAG es de una sola terminal normalmente 3.3 V de la señal de oscilación.

Esto puede acoplar a sus señales diferenciales (que tienen más probabilidades de LVDS con mucho menor oscilación de voltaje) y crear los errores de lógica.

De la otra manera también es posible (la LVDS señal de acoplamiento para el single-ended JTAG de la señal). Como entiendo que esto es lo que te preocupa.

Obviamente, también existe la LVDS-a-LVDS de acoplamiento.

Si el plano es un off-the-shelf tipo, es necesario examinar las 3 de la interferencia de los escenarios y ver si está bien o no antes de empezar a diseñar algo más complejo.

Si usted está diseñando el back-plane, que debería ser relativamente fácil de hacer esto de una manera que hará que la interferencia no es un problema.

Mi conjetura es que usted va a tener más problemas con el JTAG línea de molestar a los LVDS que la otra manera alrededor, pero no escuchan a mi ciego de adivinanzas. Vamos a los números de hablar.

Podemos configurar la simulación en SigXplorer como este:

El JTAG es conducido aquí por un IBIS modelo de la SPARTAN 6 FPGA 3.3 V, 24mA unidad de fuerza, Rápido. Este es probablemente un poco más fuertes de la salida de su JTAG de salida del controlador, pero mejor estar en el lado seguro. La otra línea es una línea pasiva aquí impulsada por un 3.3 V de salida de LVDS de un SPARTAN 6 en el estado bajo.

La simulación de la interferencia mostrar esto por 5 diferentes traza a traza de espacios (0,1 mm a 0,5 mm):

Así que usted puede elegir 10mV interferencia sólo por el uso de 0.5 mm de separación y que va a ser muy tranquilo para el LVDS líneas.

Ahora vamos a intentarlo de otra manera, donde la LVDS controlador está activo y el JTAG es bajo.

Como se puede ver, incluso con el más cercano espaciado de 0.1 mm de traza a traza, la LVDS de la señal no sólo de la pareja acerca de 40mV de la señal en el JTAG líneas. Aumentar el espaciado un poco y usted incluso no ser capaz de verlo.

Las conclusiones son:

• Tal vez usted debería preocuparse más sobre el JTAG línea de molestar a los LVDS
  las líneas de la otra manera alrededor.
• Si el diseño de la parte posterior de plano, usted debe ser fácilmente capaz de organizar
  el espaciado de tener muy poca interferencia entre JTAG y LVDS.

Todo esto se hace con un IBIS simulador y os recomiendo pasar un par de horas haciendo esto antes de comprometerse a la presentación. Su situación será diferente, por lo que no puedo usar mi simulaciones, a pesar de que debería dar alguna idea. La simulación antes de que el diseño puede ahorrar mucho tiempo después.

La divulgación completa: yo conducta de capacitación y consultoría en la integridad de la señal, el uso de este software y el proveedor de software (Cadencia) a menudo patrocinadores uso de software para esos eventos, pero aparte de que no estoy afiliado.