Cómo duplicar la frecuencia de mi reloj utilizando el diseño digital

Question

Estoy tratando de duplicar la frecuencia del reloj utilizando sólo compuertas, flip flops o lo que sea, pero por desgracia me sale una señal de que el ciclo de trabajo está lejos de ser el 50%. Por desgracia, tengo que desarrollar mi sistema utilizando FPGA, pero el chip que trabajar, no es compatible con un PLL así que antes de intentar trabajar con otra tarjeta quiero estar seguro de que no puedo conseguir el doble de la frecuencia de mi reloj de entrada. La frecuencia de entrada de mi sistema es de 10 MHz y quiero hacer una señal de 20 MHz. Lo he hecho mediante el adjunto del circuito y también he medido, pero el ciclo de trabajo no es satisfactorio en todos. Por favor agradecería si alguien podría sugerir algo que podría ser útil.

Aquí está el circuito que he utilizado.

Answer 1

Estoy tratando de duplicar la frecuencia de mi reloj utilizando sólo compuertas, flip flops o lo que sea

Comience con un reloj de 20 MHz (que viene bajo el "lo que sea" paraguas) y reducirla a 10 MHz donde es necesario el uso de un reloj divisor de flip-flop.

Answer 2

Un PLL es generalmente necesaria para lograr lo que quieres hacer. Tratando de utilizar sólo la lógica para ello se requiere la adición de un poco de retraso adicional a través de R/C constantes de tiempo para llevar el 2x pulsos de hasta cerca de 50% de ciclo de trabajo. Sin embargo, que no suele suceder dentro de un FPGA sin traer algunas señales de los pines en la parte donde el R/C puede ser conectado y, a continuación, regrese a otros pines. Otra limitación es que el esquema no va a estar a la derecha en el 50% de ciclo de trabajo y para un conjunto dado de R/C valores sólo serán útiles en un estrecho rango de frecuencia de entrada.

Answer 3

La duplicación de la frecuencia puede ser tan simple como esto:

gracias a la puerta de retardo de propagación (he utilizado este overclockear un TRS-80, cuando yo era joven).

Resolución del ciclo de trabajo problema podría ser hecho (aproximadamente) al cambiar el número de puertas de entrada en la serie, pero solo funciona para una frecuencia (y probablemente sería sensible a los componentes características, temperatura, etc.)

Usted podría duplicar la frecuencia de dos veces y se dividen una vez con un flip-flop para obtener una perfecta señal cuadrada, como Andy dijo.

Answer 4

Limpiamente el doble de la frecuencia de la aplicación de un reloj de entrada requeriría de un PLL, FLL, o de cualquier otro circuito. Dependiendo de lo que estamos tratando de hacer, sin embargo, si usted necesita para generar dos eventos de reloj en respuesta a un reloj externo de estímulo sobre los cuales no tienes control, dos enfoques que yo llamo "putt-putt-wait" y "putt-putt-saltar" podría ser mejor.

Para el "putt-putt-saltar", usted necesita un funcionamiento libre del oscilador que se ejecuta más de tres veces (preferiblemente de más de cuatro veces) tan rápido como el reloj de entrada. Contar cuántos pulsos se han recibido en el reloj de entrada y cuántas se han de salida. En cada uno de reloj del oscilador local, latch, el número de cuenta de la referencia de entrada y de salida de un pulso si previamente bloqueo contar no es igual a la mitad el número de pulsos de salida. Tenga en cuenta que basar el pulso de salida en el anteriormente bloqueo recuento de añadir un extra de reloj local del valor de retraso de fase, pero evitar cualquier posibilidad de salida de metaestable o "runt" impulsos de reloj.

Para el "putt-putt-esperar", usted necesita un oscilador que puede ser iniciado y detenido sin problemas; el oscilador se debe ejecutar cuando el recuento de referencia no es igual a la mitad el número de pulsos de salida, y dejar siempre es igual. Si el oscilador puede iniciar y detener sin problemas, este enfoque puede generar una consistente relación de fase entre la entrada y la salida de las formas de onda que sería putt-putt-skip. También puede ser más eficiente de la energía.

Ambos de estos enfoques se producirán salidas cuya fase de la relación no es tan limpio en relación a la referencia de la onda de como sería un PLL o FLL que ha tenido tiempo de adquirir un bloqueo. Por otro lado, si el reloj de referencia puede ser iniciado y detenido, un PLL o FLL requeriría una cierta cantidad de tiempo para volver a adquirir un bloqueo cada vez que la referencia de la onda se detiene y se reinicia, y hasta que el bloqueo fue readquirido su fase de salida sería esencialmente aleatoria, relativa a la entrada. Por el contrario, el putt-putt-saltar o putt-putt-esperar de los enfoques de la salida de un par de pulsos que siga dentro de bien definido de windows cada entrada de reloj de pulso recibido, independientemente de que los pulsos de forma continua tren, o periódicamente de inicio y parada.