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Explicación del filtro PWM DAC

Encontré esta idea de diseño ( Filtro PWM-DAC síncrono de asentamiento rápido, casi sin fisuras ) en EDN donde se utiliza un integrador RC y un amplificador de muestreo/retención para filtrar las señales PWM en valores estables de CC.

schematic, figure 1

timing diagram, figure 2

De los esquemas de la figura 1 y de los resultados de la figura 2, se deduce que PT0 es la señal PWM a recuperar. ¿Qué es PT1? no está muy claro. Creo que es la base de tiempo para sample-&-hold. ¿Es correcto mi pensamiento? Y si es así, entonces cuál es la relación entre PT0 y PT1. El esquema actual muestra que PT1 es el 50% de servicio. ¿Es necesario cambiar eso si el trabajo de PT0 va más allá del 50%?

También, por qué el autor dice que este DAC se asienta en 0.1seg, cuando en realidad debería asentarse en 1 ciclo PWM, así que si mi frecuencia PWM es de 10KHz, la salida debería asentarse en 100us.

El chip utilizado para la conmutación analógica es el CD4053. Las entradas de selección de este chip S1, S2, S3 son activas altas, pero el esquema de la figura1 muestra que estas entradas son activas bajas. ¿Podemos simplemente intercambiar las entradas de señal y conseguir el mismo resultado?

Por favor, ilumíneme.

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GSerg Puntos 33571

A partir del esquema de la figura 1 y de los resultados de la figura 2, está claro que PT0 es la señal PWM que hay que recuperar. ¿Qué es PT1?

Es una señal de control de retención de muestra independiente. Debe tener el mismo periodo que PT0, pero debe tener un ciclo de trabajo fijo (50%) y su flanco de subida debe coincidir con el flanco de bajada de PT0.

Además, ¿por qué dice el autor que este DAC tarda 0,1 segundos en asentarse?

En realidad, dice 0,01 seg, que es el periodo PWM que está usando como ejemplo (100 Hz de un contador de 16 bits). Si tu PWM está a 10 kHz, tienes que ajustar R1 y/o C1 para que T2 sea igual a 100 µs, y obtendrás también un asentamiento de un ciclo.

El chip utilizado para la conmutación analógica es el CD4053. Las entradas de selección de este chip S1, S2, S3 son activas altas, pero el esquema de la figura1 muestra que estas entradas son activas bajas. ¿Podemos simplemente intercambiar las entradas de señal y lograr el mismo resultado?

Sí.

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De la parte1 de tu respuesta, parece que PT1 y PT0 deben ser salidas complementarias, pero sólo una de ellas debe tener control de ciclo de trabajo. Eso indica en 2 pines OutputCompare independientes en un dsPIC. Además, uno de ellos se invierte... ¿puede ser utilizando el tercer multiplexor analógico del CD4053?

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Entonces...de qué sirve invertir el PWM dos veces...una contra PT0 y otra por su orientación en el esquema.

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Ok..mirando el esquema de cerca, parece que las manchas en los pines del selector no indican un complemento de señal. esas manchas aparecen incluso en Vout y Vref. Así que ahora la complementación tiene sentido.

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Mike Puntos 51

Creo que la manera mas facil de lograr esto usando un simple pic es usar 1 timer como referencia y generar un ciclo de trabajo pwm del 50% desde el mismo. esto no es muy dificil, si no estas dispuesto a usar un modulo pwm para esto, puedes incluso dividir el reloj y enviarlo. luego generas tu señal pwm. esta siempre comenzara al mismo tiempo que la otra señal con un borde ascendente. solo resta tu ciclo de trabajo del 100% e invierte el resultado. Ahora tienes exactamente la misma señal. controlar el ciclo de trabajo es fácil también.

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