¿Por qué el microcontrolador tarda muchos ciclos de reloj en arrancar con la fuente de reloj PLL?

Question

Estaba mirando el ATTiny85 hoja de datos y noté en la página 26 que con una fuente de reloj PLL, el tiempo de arranque más rápido es de 14CK + 1K (1024) CK + 4 ms. ¿Estoy malinterpretando lo que quieren decir con 1K CK, o es que el PLL necesita tiempo para configurarse? Comparado con otras fuentes de reloj, parece que lleva muchos más ciclos.

Gracias

Answer 1

Una interpretación más profunda: El PLL está produciendo ciclos de reloj durante todo ese tiempo. El problema es que hasta que logra "bloquearse", los ciclos de reloj pueden a veces ser demasiado cortos para permitir que la CPU funcione correctamente, ya que el voltaje de control del VCO oscila tanto por encima como por debajo del valor objetivo antes de establecerse.

Así que lo que esta especificación realmente te dice es que este es el tiempo que transcurre antes de que la frecuencia de reloj que está siendo producida por el PLL sea garantizado para estar dentro del rango requerido por el resto del chip.

Esta especificación no se basa en la rapidez con la que funciona el VCO, sino en el ancho de banda de la retroalimentación interna del PLL. Hay un equilibrio entre un arranque rápido (ancho de banda amplio) y una baja fluctuación (ancho de banda estrecho). Algunos chips en realidad le dan la capacidad de seleccionar diferentes anchos de banda para diferentes aplicaciones.

Answer 2

Tiene razón en que 1K CK significa 1000 ciclos de reloj.

Sí, toma este tiempo ya que el PLL tiene que ajustar la frecuencia a través de un amplio rango hasta que alcanza el valor correcto logrando un bloqueo de fase. El proceso de bloqueo de fase tomará mucho más tiempo que si se evita el PLL.