¿Por qué tener dos compuertas NO en serie?

Question

Recientemente he estado revisando las hojas de datos del 74HC139 IC para ver si era adecuado para mi proyecto, y me encontré con el siguiente diagrama lógico que me parece un poco extraño:

simular este circuito – Esquemático creado usando CircuitLab

Para cada una de las entradas Yn, hay dos compuertas inversoras después de la compuerta NAND de triple entrada; no entiendo por qué es necesario esto ya que la lógica booleana simple nos dice:

$$\overline{\overline{A}}\equiv A\qquad \forall A \in \{\text{VERDADERO}, \text{FALSO}\}$$

Por lo tanto, asumo que hay alguna razón electrónica por la que hay dos inversores antes de la salida. He escuchado que a las compuertas NOT también se les llama buffers inversores, y supuestamente aíslan el circuito antes y después, sin embargo, no puedo afirmar que entiendo el uso de esto, ¡así que apreciaría cualquier aclaración!

Answer 1

Posibles razones:

1. Balanceo de carga
   • El driver de A tiene un número desconocido de salidas a las que conducir. La salida dentro del circuito y la parásita que induce pueden calcularse para los circuitos específicos, pero no conocemos los otros circuitos a los que está conectado el driver. Esencialmente, los inversores se utilizan como un equivalente de búfer y ayudan a gestionar la parásita.
2. Tiempo y corriente total
   • Para reducir la transición de fallo, los inversores del segundo estado se pueden dimensionar para un cambio de transición más rápido. Al hacerlo, las entradas de las compuertas NAND se actualizan aproximadamente al mismo tiempo. Con las entradas cambiando menos periódicamente, se puede ahorrar energía y reducir las transiciones de falla.
3. Refuerzo de señal y potencia
   • Supongamos que VDD = 1,2V pero la entrada es de 0,9V. La entrada sigue siendo un 1 lógico, pero se considera débil lo que provoca un cambio más lento y consume más energía. Los primeros inversores se pueden dimensionar para manejar mejor las transiciones, haciendo que la tensión sea más predecible para el resto del diseño.
   • También hay una posibilidad de cambio en el dominio de voltaje. En este caso, los inversores en el primer estado pueden actuar como un paso a la baja, por ejemplo, de un dominio de entrada de 5V a un dominio de 2V.
4. Cualquier combinación de lo anterior

Answer 2

El tiempo requerido para que un gate cambie depende de la cantidad de carga capacitiva que debe conducir, del tamaño de los transistores y del número de transistores en serie. Un inversor consiste en un NFET (transistor de efecto de campo de canal N) y un PFET (FET de canal P); una compuerta NAND de tres entradas tiene tres PFET en paralelo y tres NFET en serie. Para que una compuerta NAND de 3 entradas cambie a bajo rápidamente como lo haría un inversor, cada uno de los tres NFET tendría que ser tres veces más grande que el NFET único de un inversor.

Para un chip pequeño como este, los únicos transistores que tienen que conducir una carga significativa son los conectados a los pines de salida. Usando cuatro salidas conducidas por inversores, será necesario tener cuatro PFET grandes y cuatro NFET grandes, además de un montón de transistores pequeños. Si se asigna un área de "1" a los NFET, los PFET probablemente tendrían un área de aproximadamente 1,5 (el material de canal P no funciona tan bien como el de canal N), para un área total de aproximadamente 10. Si las salidas fueran conducidas directamente por compuertas NAND, sería necesario usar doce PFET grandes (área total 18) y doce enormes NFET (área total 36), para un área total de aproximadamente 54. Al agregar 20 NFET pequeños y 20 PFET pequeños (12 de cada uno para la NAND, y 8 de cada uno para los inversores) el circuito reducirá el área consumida por los transistores grandes en 44 unidades, ¡más del 80%!

Aunque hay ocasiones en las que un pin de salida será conducido directamente por una "puerta lógica" que no sea un inversor, conducir las salidas de esa manera aumenta significativamente el área requerida para los transistores de salida; generalmente solo vale la pena en casos donde, por ejemplo, un dispositivo tiene dos entradas de suministro de energía y debe poder llevar su salida a bajo incluso cuando solo un suministro está funcionando.

Answer 3

Si la compuerta NAND se fabrica de la manera obvia (tres transistores en paralelo a GND y tres transistores en serie a Vdd) entonces tendrá una baja capacidad de fuente, las transiciones no serán nítidas y el tiempo de retardo será dependiente de la capacitancia de carga. Agregar un buffer (o dos para restaurar la lógica) elimina todos esos problemas.

Aquí es cómo se ve un inversor típico sin búfer (esquemático como este)...

..la función de transferencia (salida vs. entrada mostrada en la línea (1)) se ve así:

Con un búfer, la línea (1) será mucho más cercana a una forma cuadrada. (la segunda línea es la corriente que se dibuja).

Answer 4

Esto es absurdo si solo estás tratando de comunicar la lógica de un chip. Probablemente está dibujado de esta manera porque internamente hay algunas etapas de almacenamiento en búfer. Las compuertas internas probablemente son muy pequeñas con poca capacidad de manejo. Las señales que salen necesitan pasar por un búfer que pueda fuente y hundir mucha más corriente. De alguna manera, este detalle de implementación parece haber llegado a la descripción lógica, donde no pertenece. La lógica sería la misma si los dos inversores en serie fueran reemplazados por un cable. Luego debería haber una especificación general de velocidad y capacidad de manejo de corriente para las salidas. También podrías imaginar compuertas NAND más lentas y potentes.

Answer 5

Aunque esto pueda parecer algo sin sentido, tiene una aplicación práctica. Esto aumentará la señal de salida débil. El nivel es inalterado, pero las capacidades completas de corriente de fuente o hundimiento del inversor final están disponibles para impulsar una resistencia de carga si es necesario.