¿Por qué no vemos chips más rápidos de la serie 7400?

Question

La serie 74HC puede hacer algo así como 20MHz mientras que 74AUC puede hacer algo así como 600MHz. Lo que me pregunto es qué establece estas limitaciones. ¿Por qué el 74HC no puede hacer más de 16-20MHz mientras que el 74AUC sí y por qué este último no puede hacer aún más? En este último caso, ¿tiene que ver con las distancias físicas y los conductores (por ejemplo, la capacitancia y la inductancia) en comparación con lo apretados que están los CI de la CPU?

Answer 1

A medida que el tamaño de la tecnología disminuye, la resistencia/capacidad del cable no puede escalar proporcionalmente al retardo de propagación de los transistores, ahora más rápidos/pequeños. Por ello, el retardo pasa a estar dominado en gran medida por los cables (ya que los transistores que componen las puertas se reducen; tanto su capacidad de entrada como de salida disminuyen).

Por lo tanto, hay una compensación entre un transistor más rápido y la capacidad de accionamiento del mismo transistor para una carga determinada. Si tenemos en cuenta que la carga más importante para la mayoría de las puertas digitales es la capacitancia del cable y la protección ESD en las siguientes puertas, nos daremos cuenta de que hay un punto en el que hacer los transistores más pequeños (más rápidos y débiles) ya no disminuye el retardo in situ (porque la carga de la puerta está dominada por la resistencia/capacitancia de los cables y la protección ESD hasta la siguiente puerta).

Las CPUs pueden mitigar esto porque todo está integrado con cables de tamaño proporcional. Aun así, el escalado del retardo de la puerta no se corresponde con el escalado del retardo de la interconexión. La capacitancia del cable se reduce haciendo el cable más pequeño (más corto y/o más fino) y aislándolo de los conductores cercanos. Hacer el cable más fino tiene el efecto secundario de aumentar también la resistencia del cable.

Una vez que se sale del chip, los tamaños de los cables que conectan los circuitos integrados individuales se vuelven prohibitivos (grosor y longitud). No tiene sentido fabricar un circuito integrado que conmuta a 2 GHz cuando prácticamente sólo puede accionar 2 fF. No hay forma de conectar los circuitos integrados entre sí sin sobrepasar la capacidad máxima de accionamiento. Como ejemplo, un cable "largo" en las nuevas tecnologías de proceso (7-22nm) tiene una longitud de entre 10 y 100um (y quizás 80nm de grosor por 120nm de ancho). No se puede conseguir esto razonablemente por muy inteligente que sea la colocación de los CI monolíticos individuales.

Y también estoy de acuerdo con jonk, en cuanto a la ESD y el buffering de salida.

Como ejemplo numérico sobre el buffering de salida, consideremos que una puerta NAND de tecnología actual práctica tiene un retardo de 25ps con una carga adecuada, y un slew de entrada de ~25ps.

Ignorando el retardo para pasar por las almohadillas/circuitos ESD; esta puerta sólo puede conducir ~2-3fF. Para amortiguar esto hasta un nivel apropiado en la salida puede necesitar muchas etapas de amortiguación.

Cada etapa del buffer tendrá un retardo de alrededor de ~20ps a un fanout de 4. Así que puedes ver que pierdes muy rápidamente el beneficio de las puertas más rápidas cuando debes amortiguar tanto la salida.

Supongamos que la capacitancia de entrada a través de la protección ESD + el cable (la carga que cada puerta debe ser capaz de conducir) es de alrededor de 130fF, que es probablemente muy subestimado. Usando un fanout de ~4 para cada etapa necesitarías 2fF->8fF->16fF->32fF->128fF : 4 etapas de buffering.

Esto aumenta el retardo de 25ps de la NAND a 105ps. Y se espera que la protección ESD en la siguiente puerta también añada un retraso considerable.

Así que hay un equilibrio entre "usar la puerta más rápida posible y amortiguar la salida" y "usar una puerta más lenta que intrínsecamente (debido a transistores más grandes) tiene más impulso de salida, y por lo tanto requiere menos etapas de amortiguación de salida". Mi opinión es que este retraso se produce en torno a 1ns para las puertas lógicas de propósito general.

Las CPUs que deben interactuar con el mundo exterior obtienen un mayor rendimiento de su inversión en búferes (y, por tanto, siguen persiguiendo tecnologías cada vez más pequeñas) porque en lugar de pagar ese coste entre cada puerta, lo pagan una vez en cada puerto de E/S.

Answer 2

El hecho de ir fuera del chip significa que la carga de salida es en gran medida desconocida, aunque hay límites de especificación. Por ello, los transistores del driver tienen que ser muy grandes y no se pueden dimensionar para una carga conocida con precisión. Esto hace que sean más lentos (o que requieran un accionamiento de mayor corriente, lo que también requiere transistores de apoyo más grandes), pero las especificaciones de lo que tienen que accionar también hacen que la especificación final sobre la velocidad sea menor. Si quieres conducir una amplia gama de cargas, tienes que especificar una velocidad más lenta para el dispositivo. (Supongo que se podría "reespecificar" internamente parte de la velocidad nominal, si se conoce la carga exacta. Pero entonces serías tú quien asumiría los riesgos. Estarías fuera de las especificaciones del chip, por lo que la carga de la funcionalidad sería tuya).

Cada entrada (y posiblemente la salida) también necesita protección contra la estática y la manipulación general. Creo que los fabricantes, durante un tiempo en mi antigua memoria, enviaban las piezas sin protección y añadían un montón de "no hagas esto, no hagas aquello, haz esto, haz aquello" en el manejo de las piezas para ayudar a asegurarse de que no las destruías accidentalmente. Por supuesto, la gente las destruía, regularmente. Luego, cuando fue más factible añadir protección, la mayoría de los fabricantes lo hicieron. Pero los que no lo hicieron, y siguieron manteniendo todas las notificaciones sobre la manipulación de sus piezas, se encontraron con que sus clientes seguían destruyendo piezas y enviándolas de vuelta como "defectuosas". El fabricante no podía argumentar bien. Así que creo que casi todos han cedido y colocan protección en todos los pines. (Con excepciones todavía muy raras en las que la propia protección interfiere con los requisitos funcionales). Esta protección también añade capacitancia y fugas y ruido que ralentiza las cosas.

Seguro que hay más razones. Es probable que el calentamiento se aplique preferentemente a los controladores de salida, por lo que el rango térmico adicional de funcionamiento de los controladores probablemente sugiere entonces aún más límites en la velocidad especificada. (Pero no he calculado nada de eso, así que lo ofrezco como una idea a considerar). Además, el embalaje y el soporte del chip, por sí mismos. Pero creo que todo se reduce al hecho de que un CI empaquetado hace una serie de suposiciones específicas sobre el "mundo exterior" que "experimentará". Pero un diseñador de una unidad funcional interna que se comunica entre otras unidades funcionales internas bien entendidas puede adaptarse exactamente a su entorno conocido. Situaciones diferentes.

Answer 3

Las limitaciones las establece el espacio de aplicación. La conferencia sobre la reducción de los nodos no es realmente aplicable aquí. "jonk" lo tiene mucho mejor. Si necesitas una puerta lógica que conmute por encima de 500-600MHz (tiempo de retardo de puntal <2ps), tendrás que usar transistores más pequeños. Los transistores más pequeños no pueden manejar las grandes cargas/huellas que se encuentran en las placas de circuito impreso habituales, y la capacitancia y la inductancia de las patillas del paquete ya se llevan una gran parte de esta carga. La protección ESD de entrada es otra cosa, como también señaló "jonk". Así que, en resumen, no se puede tomar una puerta de 32 nm desnuda y empaquetarla en una caja de plástico, ya que no podrá conducir su propia E/S parásita. (La capacitancia típica de los pines es de 0,1-0,2pF, véase la nota de TI )

Answer 4

Depende de dónde se mire. Algunas empresas fabrican lógica "clasificada" para 1GHz: http://www.potatosemi.com/potatosemiweb/product.html

Sin embargo, como han dicho otros, más allá de unas docenas de MHz, no tiene sentido utilizar dispositivos lógicos discretos, salvo en casos extremos que las grandes empresas no atienden (o no pueden) siempre.

edit: Siento la necesidad de aclarar que nunca he utilizado o trabajado con Potato Semiconductor Corp, sólo sé que es una empresa que existe, y la lógica de GHz es su reclamo.

Answer 5

(2ª respuesta)

La serie 74HC puede hacer algo así como 20MHz mientras que 74AUC puede hacer algo así como 600MHz. Lo que me pregunto es qué establece estas limitaciones.

• básicamente una litografía más pequeña, cargas más pequeñas, Vgs más bajos, Ron bajo
• Para Marca de patata PO74' , también mayor Vss, menores cargas de prueba, refrigeración por aire forzado 1m/s en la letra pequeña permite mayor f max, lógica interna diferencial, specmanship
• entradas más pequeñas, controladores, diodos ESD

¿Por qué el 74HC no puede hacer más de 16-20MHz mientras que el 74AUC sí y por qué este último no puede hacer aún más? En este último caso, ¿tiene que ver con las distancias físicas y los conductores (por ejemplo, la capacitancia y la inductancia) en comparación con lo apretados que están los CI de la CPU?

• PO74G04A \$t_{pd}= \ \ \ 1.4 \ ns_{ max} \ \ _{with \ load= \ \ 15pF//1k @ 3.3V } \$

  • \$f_{max}= 270MHz @ 15pF, 1125MHz @ 2pF\ \ \ \ \ \ (smaller \ spud \ load)\$

• 74AUC16240 \$t_{pd}= \ \ \ 2 \ ns_{ max} \ \ _{with \ load= \ \ 30pF//1k @ 1.8V }\$

• 74HC7540 \$ \ \ \ t_{pd}= 120 \ ns_{{max}} {{@2V, 20 \ ns_{max}@6V } \ \ _{with \ load= \ \ 50pF//1k} }\$

  • 74HC244 \$ \ \ \ \ t_{pd} \ = \ \ 11 \ ns_{typ}\ \ \ \ \ \$ @6Vss 50pF

  • Vgs más bajo

    • '74AUC' funciona de 0,8V a 2,7V diseñado para 1,8 o 2,5V
    • El '74HC' funciona de 2V a 6V, debe utilizar Vgs más altos

  • diferencias en Cin

    • 'PO74G' Cin = 4pF
    • '74AUC' Cin = 4,5pF
    • '74HC' Cin = 10pF

  • Protección ESD

  • '74HC' '74AU' varía de 1~2kV HBM

  • PO74G04A patata frita cumple con 5kV HBM A114-A

Cambios históricos de RdsOn en las familias de lógica CMOS

300 ~1K for 15V~5V Vcc (CD4xxx)
50~100 for 5V Logic 74HCxxx
33~55 for 3~5V Logic (74LVxxx)
22~66 for 3.6V~2.3V logic (74ALVCxxx)
25 nom. ARM logic
66 MAX @Vss=2.3 for 0.7~2.7V logic SN74AUC2G04 
    0.5typ 1.2max ns for CL=15pF RL=500
    0.7typ 1.5max ns for CL=30pF RL=500

(1ª respuesta)

Permítanme añadir una perspectiva diferente a las excelentes respuestas utilizando efectos RC de primer orden. Supongo que el lector conoce los efectos de los elementos fijos y de las líneas de transmisión.

Históricamente, desde que se produjo el CMOS, querían suministrar un amplio rango de límites de Vss pero evitar el Shoot-Thru durante la transición, por lo que RdsOn tenía que ser limitado. Esto también limitaba el tiempo de subida y la frecuencia de transición.

• A medida que la tecnología mejoró con litografía pequeña y RdsOn más pequeño, mientras que el Cout en realidad aumenta, pero son capaces de reducir Cin ya que actúa como un buffer. Tuvieron que limitar Vss debido a los efectos térmicos y el riesgo de Shoot-Thru con RdsOn muy baja.
• Este sigue siendo el reto que se observa en los controladores de motor PWM de medio puente y en los SMPS

simular este circuito - Esquema creado con CircuitLab

RdsOn (aprox. = Vol/Iol ) typ ~ worst case

• 300 ~1K para 15V~5V Vcc (CD4xxx)
• 50~100 para 5V Logic 74HCxxx
• 33~55 para lógica de 3~5V (74LVxxx)
• 22~66 para lógica de 3,6V~2,3V (74ALVCxxx)

• 25 nom. Lógica ARM

  • R fuente * C carga T Tiempo de subida al 60%V
• factor limitante, por ejemplo, 25*30 pF = T@60% = 750ns
• pero los umbrales reales pueden ser del 50% o del +/-25%.

Conclusión:

Sin impedancias perfectas controladas por la línea de transmisión, los voltajes conmutados del CMOS nunca podrán acercarse a las velocidades posibles con la lógica diferencial en modo corriente.

Aunque esto añade mucha complejidad y coste, por lo que la industria opta por Litho más pequeños dentro de un paquete para limitar la capacitancia perdida y la velocidad de interconexión puede ser más lenta.

Entonces, las CPUs paralelas son más eficientes en cuanto a energía que las rápidas. Esto se debe a la potencia disipada durante I Tiempos de transición R determinados por RdsOn C para alcanzar mayores velocidades.

Si examina todas las hojas de datos de los MOSFETs, encontrará que RdsOn es inverso a Ciss dentro de cualquier familia o tecnología.