Un factor no mencionado aún es metaestabilidad. Si un circuito de enclavamiento es golpeado con una secuencia de entrada/las transiciones de modo que el estado resultante dependerá de retardos de propagación o de otros factores impredecibles, no hay ninguna garantía de que el estado resultante será una limpia "alta" o "baja". Considere, por ejemplo, un edge-triggered flip flop que actualmente está generando una "baja", y tiene su entrada cambia de bajo a alto en casi el mismo tiempo como un borde de reloj llega. Si el borde de reloj pasa el tiempo suficiente antes de que los cambios en la entrada, la salida será simplemente sentarse bajo hasta el siguiente flanco de reloj. Si el borde de reloj pasa el tiempo suficiente después de los cambios en la entrada, la salida será rápidamente una vez el interruptor de baja a alta y permanecer allí hasta el siguiente flanco de reloj. Si ninguna de estas condiciones se aplica, la salida se puede hacer nada. Podría permanecer bajo, o cambiar rápidamente de una vez y se mantiene alto, pero podría estar de baja por un tiempo y luego cambiar o cambiar y, a continuación, después de algún tiempo puede cambiar de nuevo, o cambiar de ida y vuelta un par de veces, etc.
Si un diseño es totalmente sincrónico, y todas las entradas son de doble sincronizado, es muy poco probable que un pulso de temporización, caería en el primer pestillo de un sincronizador de tal manera como para hacer que el interruptor en el momento perfecto para confundir a la segunda pestillo. En general, es seguro respecto a cosas tales como "simplemente no va a suceder". En una asincronía en el diseño, sin embargo, es a menudo mucho más difícil de razonar acerca de tales cosas. Si un tiempo de restricción en un circuito de enclavamiento (no sólo las chanclas, pero cualquier combinación de lógica que actuaría como un latch) es violado, no se sabe lo que el resultado va a hacer hasta la próxima vez que haya una entrada válida la condición de que las fuerzas de la pestillo a un estado conocido. Es enteramente posible que el retraso de salidas causa de la falta de tiempo de los insumos a ser violado, que conducen a situaciones inesperadas, especialmente si una salida se utiliza para calcular dos o más entradas (algunas pueden ser calculadas a pesar de que el pestillo estaba alta, los demás, como si se tratara de baja).
La manera más segura de modelo asíncrono de circuito sería tener casi cada circuito de salida de producir una "X" de salida para un poco de tiempo cada vez que se cambia entre "0" y "1". Por desgracia, este enfoque a menudo se traduce en casi todos los nodos que muestra una "X", incluso en los casos en que en la realidad se ha traducido en un comportamiento estable. Si un sistema puede trabajar cuando simulado como tener todas las salidas se convierten en "X" inmediatamente después de los cambios de la entrada, y siendo "X" hasta que las entradas son estables, es una buena señal de que el circuito funciona, pero llegar asincrónica circuitos para trabajar bajo tales restricciones es a menudo difícil.
