¿Cómo es posible que en un LPC3141 el MCU MCU tiene frecuencia 270MHz mientras que el 12 mhz cristal de cuarzo se utiliza en oscilator (en el interior del reloj de la unidad de generación)? No tiene sentido para mí...
Alguien podría por favor explicar.
Esto es muy común para los procesadores para una variedad de razones. En primer lugar, el reloj tiende a ser la más alta frecuencia de la señal en un sistema, por lo que el uso de un oscilador de baja frecuencia reducirá la interferencia de RF radiada. Segundo, generando el núcleo de la frecuencia de reloj en el chip significa que la velocidad de reloj puede ser configurable. La reducción de la velocidad de reloj en CMOS de ahorro de energía, dando la CPU la capacidad de controlar su propia frecuencia de reloj, el software puede cambiar la escala de la velocidad de la CPU según sea necesario para reducir el consumo de energía. Esto también se hace en su computadora de escritorio o portátil - el núcleo corre a 2 a 3 GHz, pero no hay nada en la placa base se ejecuta en cualquier lugar cerca de ayuno, excepto para la serie de autobuses (SATA, PCIe, USB y 3).
Esta generación de reloj se hace con un dispositivo llamado un PLL (Phase Locked Loop). La mayoría de los Pll contienen un oscilador controlado por voltaje (VCO), de uno a tres divisores, un comparador de fase, y un filtro. La idea básica es la de bloquear la salida del VCO en un múltiplo entero de la referencia de frecuencia de reloj. La parte principal de la PLL genera el voltaje de la unidad para el VCO. Esto se realiza al dividir la salida del VCO y la realización de la fase de comparación con la referencia de reloj. Si la fase es líder o a la zaga, un resultado positivo o negativo de la tensión de error que se produce. Este voltaje es entonces integrado en el filtro de lazo y luego se pasa a la entrada del VCO. Si la fase es líder, el VCO de control de voltaje se baja y la frecuencia VCO disminuirá. Si la fase está quedando el VCO de control de voltaje serán resucitados y la frecuencia VCO aumentará. Finalmente, la división de la VCO de salida y la referencia de reloj de partido en la fase y la frecuencia, y el PLL será bloqueado.
Este método sólo puede generar múltiplos enteros de la frecuencia de reloj. Si la referencia del oscilador es de 12 MHz, entonces una división por 2 en el PLL se traducirá en una multiplicación por 2 para obtener un 24 MHz de la frecuencia de salida. Una división por 3 producirá 36 MHz. La división por 4 producirá 48 MHz, etc.
La adición de otro divisor en la entrada o salida permite fraccional de frecuencia de reloj de generación. La división por 2, y la multiplicación por 3 en el PLL se iba a producir 18 MHz. La división por 2 y la multiplicación por 5 produciría 30 MHz. La división por 2 y la multiplicación por 45 produciría 270 MHz.
Otra consideración es que el rango de frecuencia del VCO es a menudo limitada. Esto puede prevenir la generación de frecuencias que requieren grandes divisores porque entonces la frecuencia VCO sería demasiado bajo o demasiado alto. La adición de otro divisor de tal manera que la referencia de entrada y de salida del PLL puede ser dividido mitiga este problema de alguna manera por lo que el PLL puede generar un rango más amplio de frecuencias. Tan larga como la división no es un número primo, que puede ser dividido entre la entrada y la salida de los divisores para el VCO está trabajando en su rango operativo de frecuencia.
Esto se hace con ayuda de un bucle enganchado en fase multiplicador, véase también el wiki. Un pequeño oscilador controlado por voltaje (VCO) en el microcontrolador se ejecute, lo que ha sido especialmente diseñado para que funcione de manera estable en torno a la operación deseada, la frecuencia del núcleo. Esta frecuencia se divide hacia abajo a través de una cascada de flip-flops y en comparación con la frecuencia del cristal. El error resultante se alimenta de nuevo a la VCO para corregirlo. Cuando las dos frecuencias son, finalmente, en la fase, se dice que están en fase-bloqueado y el MCU relojes puede ser impulsado desde el VCO.
En el interior de una IMU hay multiplicadores de hardware, que multiplican la entrada de reloj de 12 mhz a valores más altos. Esto se puede lograr con algo que se llama un Bucle de enganche de Fase. Imagino algo como esta el chip de la NB3N502 (hoja de datos) en el interior del micro controlador.
Lean más acerca de PLL y el reloj de la multiplicación en la wiki:
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