Todas Digital De Bucle De Enganche De Fase

Question

Estoy buscando implementar un bloqueo de fase en un FPGA sin utilizar cualquier de los componentes externos (otros que el ADC). Para la simplicidad de bloqueo para un simple binaria del pulso es la adecuada. La frecuencia de las señales es de ~0.1-1% de el reloj. No puedo usar el reloj integrado PLL es porque normalmente son:

1. No se puede configurar (set durante la síntesis).
2. Trémulo.
3. No apoyo la frecuencia que necesita.

He sido la clasificación a través de la literatura y encontró un par de binarios de los bucles de enganche de fase. La mayoría de los notables de un "impulso de robar" el diseño que me pueden enviar un link para que si lo deseas. He implementado y sintetizado con cierto éxito, pero su inestabilidad y bloqueo de rango no era tan bueno como lo anuncian. También he tenido éxito usando un externo DVCO, pero prefiero si puedo aplicar todo lo que en el chip.

Un circuito digital de diseño o incluso una pista en la dirección correcta sería útil (he estado golpeando mi cabeza contra esto por un tiempo), una probada implementación FPGA sería maravilloso, pero no se espera.

AÑADIDO 10-27-2010

El real DPLL diseño que he utilizado tiene un "Paseo Aleatorio" Filtro como el filtro de lazo (no el "pulso robar" se ha descrito anteriormente, pasando a través de mis notas que no funciona bien), que impulsa a los impulsos de reloj para el DCO. El bloqueo en el rango se establece a través de divisor en el DCO. La sensibilidad del bucle es establecido por la variación de la longitud de la caminata aleatoria.

El papel en el que esta se encuentra es citada al final de este post. Después de la aplicación de partes de mí mismo, me encontré con que en realidad estaba ya implementado en OpenCores, sin embargo, resulta que en los últimos meses, el proyecto se ha eliminado, pero tengo la Verilog los archivos guardados por si alguien los quiere.

Yamamoto, H.; Mori, S.; , "la ejecución de Binarios Cuantificadas Todas Digital Phase-Locked Loop con una Nueva Clase de Secuencial de Filtro de," las Comunicaciones, IEEE transactions , vol.26, no.1, pp 35 - 45, enero de 1978

doi: 10.1109/TCOM.1978.1093972

URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895

Answer 1

Puedes publicar más detalles respecto a la frecuencia objetivo, jitter y bucle de ancho de banda (se requiere tiempo de adaptación)? También, ¿qué tipo de oscilador que desea utilizar (externa con un DAC, con/sin difuminado?, un chip contador digital/acumulador)?

Si usted es feliz con un digital "oscilador" (es decir, un desbordamiento de acumulador) y su fluctuación en el resto del circuito puede ser bastante simple:

• un contador (PFD) contando el número de ciclos entre la referencia y la (opcionalmente dividido) PLL de salida,
• un filtro digital - nada lo hará suponiendo que hace de la integración (el acumulador) y tiene un cero (signo menos (o más?) una escala de PFD de salida) para estabilizar el lazo, opcionalmente, uno o más polos por encima del bucle de ancho de banda para reducir el valor de control de la "ondulación" en la referencia de frecuencia (sólo importa si fref
• bits más significativos del filtro digital de salida (DVCO valor de control) se dan como entrada el desbordamiento de acumulador (DVCO).

Como para el bucle de ancho de banda, si no se aplica por el tiempo de asentamiento, decidir basándose en el ruido de las contribuciones de todos los componentes.

• Si el jitter proviene principalmente de la referencia o de PFD - utilizar un ancho de banda menor,
• Si el ruido proviene del oscilador - aumento.

En caso de que la señal de referencia es la fase o de frecuencia modulada - utilizar un bucle ancho de banda menor que el más pequeño de la frecuencia de la señal de modulación de la referencia.

Más complicado se utilizan técnicas si la frecuencia de salida es cercano o igual a la frecuencia de reloj y/o si el jitter bajo o muy rápido de bloqueo de la gama es necesario. Tal vez en tu caso no son necesarios, además de que pueden no ser las más adecuadas para una implementación de FPGA.

Answer 2

Si usted puede tolerar un poco de variación, pero en su mayoría sólo necesita preciso de la sincronización en contra de una drifty reloj para la recuperación de datos que desea implementar algo como el Estándar CAN PLL (comienza en la página 67 de ese PDF). Esto funciona basado en un desbordamiento del contador que debe ser afinado nominalmente correctamente, pero sincroniza hasta los bordes en el pulso de entrada corriente.