Lo que me haría elegir Verilog o VHDL sobre diseño esquemático en CPLDs o FPGAs?

Question

No tengo absolutamente ninguna experiencia en la lógica programable, yo uso de la mayoría de los microcontroladores en mis proyectos, pero hace poco tuve que trabajar con el vídeo y el microcontrolador es demasiado lento para lo que yo necesitaba, así que empecé a jugar con CPLDs.

Yo era capaz de obtener buenos resultados con el CPLD sólo el uso de diseño esquemático, pero cuando la búsqueda de información en CPLDs me encontré con muchos ejemplos usando VHDL y Verilog. Tengo curiosidad acerca de lo que podría hacer que me desee definir mi dispositivo en uno de estos idiomas. ¿Que pueden hacer que el diseño esquemático, no? Se utilizan principalmente para las funciones?

Hasta ahora sólo he utilizado CPLDs, hacer FPGAs diseños de beneficiar a más de CPLDs de la utilización de estos idiomas?

Answer 1

Diseño esquemático sólo es útil cuando sólo estás atando un par de off-the-shelf (módulos de contadores, sumadores, memoria, etc). Pero la aplicación de un real algoritmo (es decir, un criptografía algoritmo de hash) es casi imposible de hacer sin un nivel de HDL (como VHDL o Verilog), ya que no hay manera de describir un sistema en un nivel de comportamiento con símbolos esquemáticos.

La mayoría de los proyectos se realiza en el comportamiento de estilo de HDL porque son demasiado complejos para ser sintetizados por la mano y dibujar utilizando la lógica de las primitivas de forma esquemática.

CPLDs se utilizan generalmente para la cola, la lógica y el menos utilizado para la transformación, y en general la lógica es fácil de implementar de manera esquemática, así que creo que tienes razón al sugerir que la FPGA diseños basados en beneficio de más el uso de un nivel de HDL.

Answer 2

Un par de aspectos prácticos, además de Jay excelente respuesta:

• Bugs. El esquema de las herramientas tienden a ser buggier* que el resto de las herramientas. Esto es posiblemente debido a la preferencia de Verilog/VHDL sobre esquemas en la industria, y por lo tanto esquemática de entrada se presta menos atención por parte de los desarrolladores de software.
• Velocidad. El esquema debe ser la primera convertido en un HDL antes de pasar a la herramienta de síntesis. Esto puede tener un impacto negativo en los tiempos de construcción. El generado HDL también puede que no sea muy legible si en caso de que necesite inspeccionar por alguna razón.
• La portabilidad. Dependiendo de la cantidad de proveedores específicos primitivas utilizadas Verilog y VHDL son más o menos portable entre dispositivos. Trasladar esquemas se tiene que volver a dibujar todo o que dependen de la importación/exportación de capacidades (si los hubiere).

_{*Mi favorito error en Xilinx ISE fue la incapacidad para seleccionar alambres verticales.}

Answer 3

Hay muchas ventajas de un HDL (Lenguajes de Descripción de Hardware) como un Diseño de la Entrada estándar.

La descripción de la funcionalidad puede estar en un nivel superior, HDL basado en los diseños pueden ser sintetizados en una puerta de nivel de descripción de una tecnología elegida, UN diseño HDL es más fácil de comprender que una puerta de nivel de red o lista de un esquema de descripción y Hdl reducir los errores debido a la fuerte comprobación de tipos.

Los lenguajes de descripción de hardware VHDL y Verilog fueron diseñados para el modelado de hardware con la intención de modelar a un nivel superior de abstracción que incluye características como, la simultaneidad, el momento, la jerarquía, la reutilización de componentes, del comportamiento del estado, comportamiento sincrónico, asincrónico comportamiento, la sincronización y el paralelismo inherente.

Surgen problemas durante la síntesis, la asignación de la descripción de diseño para un proceso específico y de la puerta de la aplicación. Esto requiere que usted puede utilizar el alto nivel de las características de HDL - debe producir "synthesizable Verilog/VHDL"

Así que usted tiene para la síntesis de HDL y colesterol HDL para la Simulación y el subconjunto que es synthesizable es la herramienta específica.

Usted puede ir desde un Comportamiento descripción de diseño para una red de la lista y el diseño. Pero se puede estructurar el diseño del comportamiento de los componentes, que también tienen una synthesizable aspecto que puede ser comparado con el uno contra el otro. De empezar con el comportamiento y, a continuación, una vez que está funcionando, se reescritura de síntesis (que es un subconjunto). Ir de lo general a lo específico y prueba de compilación-bancos a lo largo de la manera.