¿Por qué este circuito de activación de chip DRAM vintage requiere una resistencia tan robusta?

Question

Esta es una pequeña parte de un circuito de habilitación de chip de mediados de los años 1970 para un conjunto de DRAM. Las DRAM son parte del TMS4060 de TI (también conocido como el Intel 2107 y varios otros), y son de 4096x1. Por lo tanto, un banco típico requiere 8 de ellos para 4k.

La entrada Chip Enable es una señal de 12V. Este circuito, que utiliza un riel de 12V, utiliza un transistor NPN (2N2369A) más una resistencia de 130 ohmios, 2W para convertir una señal TTL en esta señal CE, y la línea CE es común a los 8 chips en el banco.

_(Extracto de este esquema conjunto, tercera página)_

Estoy bastante seguro de entender el mecanismo de la conmutación (cuando el transistor está apagado, la línea CE se tira a 12V y habilita los chips; cuando la base del transistor ve una entrada TTL alta, los 12V van a tierra y el CE se deshabilita).

Lo que no entiendo es por qué esta resistencia tan grande de 2W está en el diseño, y de hecho parece ser necesaria, porque se calienta mucho al tacto muy rápido en funcionamiento normal, y/o por qué este diseño es bueno.

En el caso en que se esté usando como una resistencia de pull-up (transistor apagado), miro una hoja de datos de ejemplo para la RAM (aquí está la de TI) y veo que la corriente máxima de entrada de Chip Enable es de 2A. Multiplico eso por 8 para todo el banco, y obtengo 16A. Creo que esto significa que la RAM está consumiendo 16A a través de la resistencia, y por lo tanto la disipación de potencia es de 0.000016 * 0.000016 * 130, o una fracción de un milivatio.

En el caso en que el transistor esté encendido y la corriente se hunda directamente a tierra a través de la resistencia, entonces creo que estoy mirando 12V*12V / 130ohms = ~1.1W (!?)

Si la matemática anterior es correcta —y podría no serlo, por favor corríjame si he entendido mal— entonces supongo que explica la calificación de 2W, pero seguramente hay un diseño mejor para este tipo de cosa que correr un mini calefactor solo para que funcionen tus chips de RAM.

1. ¿Estoy perdiendo algo en mi entendimiento de la función de conmutación de Q1?
2. ¿Estoy perdiendo algo en mi entendimiento del dimensionamiento de la resistencia?
3. Más al punto, ¿este diseño es absurdo? ¿Por qué elegir 130 ohmios quemando más de 1W? Para el pull-up a 12V, ¿por qué no usar un valor mucho más alto? ¿O hay alguna otra forma más típica de diseñar un pedazo de circuito aquí para convertir de niveles TTL a 0/12V de tal manera que no estés quemando una potencia loca siempre que la RAM no esté habilitada?

El diseño me parece subóptimo, pero realmente no entiendo por qué (¡no soy un EE, pero estoy tratando de aprender!) Gracias por cualquier perspectiva.

Answer 1

¿Estoy perdiendo algo en mi comprensión de la función de conmutación de Q1?

No.

¿Estoy perdiendo algo en mi comprensión del dimensionamiento de la resistencia?

No en la parte del valor vs. tensión de alimentación vs. potencia.

Más específicamente, ¿este diseño es adecuado? ¿Por qué 130 ohms quemando más de 1W es la elección correcta aquí? ¿Para el pull-up a 12V por qué no usar un valor mucho más alto? ¿O hay alguna otra forma más típica de diseñar un circuito aquí para convertir de niveles TTL a 0/12V de manera que no estés consumiendo una potencia loca cuando la RAM no está habilitada?

No, el diseño no es inadecuado, al menos no para mediados de la década de 1970. Lo que estás ignorando es la capacitancia de entrada a los chips de DRAM. No sé cuál es, pero toma la capacitancia de entrada al chip, multiplícala por 8 (para las 8 líneas de CE), agrega otro 50% a 150% para la capacitancia parásita, luego calcula la constante de tiempo RC, compara eso con los tiempos de subida y caída especificados de la línea CE del chip.

El diseñador optó por utilizar un driver de transistor en lugar de un driver push-pull por alguna razón. Esto puede haber sido porque eso es lo que sabían, puede haber sido porque no había drivers lo suficientemente fuertes para hacer el trabajo, puede haber sido por razones de costo (porque la lógica era cara en ese entonces).

Answer 2

Más al punto, ¿es este diseño adecuado? ¿Por qué 130 ohms quemando más de 1W es la elección correcta aquí? Para el pull-up a 12V, ¿por qué no usar un valor mucho más alto? ¿O hay alguna otra forma más típica de diseñar un circuito aquí para convertir de niveles TTL a 0/12V de manera que no estés consumiendo una potencia loca cuando la RAM no está habilitada?

Estoy de acuerdo con TimWescott en que esta es una forma de bajo costo que funciona lo suficientemente bien.

Pero ciertamente no fue la única forma. Revisé algunos esquemas que encontré en línea:

• Taito Space Invaders utilizaba el 75365 Cuádruple Controlador TTL a MOS que está especialmente diseñado para este propósito, y contiene un controlador push-pull.
• Placa de video MTU K-1008 utiliza un controlador push-pull hecho de transistores discretos 2N3646.
• HP9830 utiliza el Intel 3207 Cambiador de Nivel y Controlador Cuádruple Bipolar a MOS.
• Placa de RAM Dinámica MITS Altair 4K utiliza el 7406 Seis Inversores Hex con Salidas de Colector Abierto de Alta Voltaje para bajar el pin CE. Para subirlo, se utiliza un condensador y un transistor PNP, que solo proporciona un pulso de energía cuando la señal cambia de estado.

El diseño más directo habría sido usar un IC, la forma barata de construir tu propio controlador push-pull y la forma ultra económica es usar una resistencia pull-up grande.

Answer 3

Solo para expandir lo que ya se ha dicho, ese circuito se conoce como un cambiador de nivel. Dada la antigüedad, es probable que la compuerta NAND sea un circuito TTL y produzca niveles de voltaje de salida lógica de 0-5 V. El TMS4060 requería un rango lógico de 0-12 V, por lo que el inversor RTL discreto (circuito no integrado, pero transistor y resistencias empaquetados individualmente) implementado estaba alimentado por 12 V. Como se mencionó, toda la capacitancia del circuito debe ser tirada hacia arriba a través de la resistencia en el tiempo de activación deseado del sistema, por lo que eso define la constante de tiempo RC y, por lo tanto, el valor de la resistencia. Una vez que se conoce el valor de la resistencia, se determina la saturación de corriente y la disipación de potencia del transistor. Como el calor de la resistencia lo demuestra, esa potencia estaba más allá de la capacidad de manejo de potencia de las compuertas TTL (no se pudo usar una compuerta NAND colectora abierta TTL 7438), por lo tanto, la necesidad de partes discretas más grandes. ¿Estoy suponiendo 2N3904 o 2N2222?

Acabo de revisar el esquemático adjunto y la lista de partes. Es un poco falso. No sé si es descuido o intencional obfuscación. Pero el transistor que está dibujado (y debería estar) como un transistor NPN para funcionar correctamente como un cambiador de nivel, está listado como un 2N2269A, que es un transistor PNP. Y la compuerta NAND que está conduciendo al transistor está lista como parte de 7408, una compuerta AND cuádruple. Raro.

Answer 4

El circuito es un inversor básico saturante de transistor. Tiene que ser razonablemente rápido. Cuanto menor sea la resistencia del colector, más rápido se apagará, por dos razones:

1. La corriente del colector en estado activo más alto requiere más corriente de base y, por lo tanto, disipará la carga base más rápido.

2. La resistencia del colector más baja hará que cualquier carga capacitiva conectada se mueva más rápido que una resistencia más alta.

La constante de tiempo RC no se preocupa por el voltaje de suministro - por lo tanto, para la demora de conmutación de RC, es el valor de la resistencia el que importa. Si tiene que disipar mucha potencia - mala suerte, tendrá que vivir con ello.

No entiendo por qué esta resistencia masiva de 2W está en el diseño

No es como si alguien decidiera "vamos a desperdiciar 2W de potencia". Las restricciones de diseño son:

1. Impulsar suficiente corriente en el colector para desaturar Q1 rápidamente.

2. Hacer que la constante de tiempo de carga de RC sea lo suficientemente baja.

Por ambas razones, R debe ser baja. Que termine disipando 2W - bueno.

Veo que la corriente máxima de entrada de habilitación del chip es de 2μA

La corriente de entrada de clavija estática solo es relevante en el análisis estático de disipación de potencia de CC. Al calcular el rendimiento de este inversor de transistor, la corriente estática CE no tiene ninguna influencia en el proceso de diseño. No cambiaría mucho si esa corriente fuera 100 veces mayor. El diseño se trata de velocidad, y las corrientes involucradas son órdenes de magnitud más altas que 2μA x 8.

El diseño me parece subóptimo

Si un joven diseñador estuviera diseñando el circuito, apuesto a que comenzaría con una resistencia de 4k7 o 1k, y nada funcionaría, y tuvo su momento de eureka una vez que se descubrió. El joven diseñador estaba tratando de evitar que las cosas se calentaran demasiado tampoco :) Este problema de "disipación vs velocidad" ha afectado a muchos ingenieros eléctricos a lo largo de las décadas - tantos, que es seguro que el escenario anterior sucedió muchas veces.

---

Por simplicidad, suponga que la capacitancia de la clavija CE de cada DRAM es de aproximadamente 15pF, más aproximadamente 50pF de capacitancia de rastro distribuida. Eso es cerca de 0.2nF de carga capacitiva colgando en el colector de Q1:

simular este circuito – Esquemático creado usando CircuitLab

Ahora veamos qué tan rápido cambiará un 2N2222 con dicha carga. Parece ser un poco menos de 100ns.

Ahora para un 2N3904 - la carga de base almacenada y la ganancia más alta empeora las cosas:

Para la resistencia de pull-up a 12V, ¿por qué no usar un valor mucho más alto?

¡Porque no funciona, por eso!

simular este circuito

Las cosas se vuelven glacialmente lentas. 0.6μs es mucho tiempo para esperar a que un inversor haga su trabajo. ¡Solo es alrededor de 500 veces más rápido que los relés de lámina! Los rápidos cambian en aproximadamente 0.2ms.