Zona muerta en el detector de frecuencia de fase (PFD)

Question

Estoy trabajando en el diseño de un PFD para un PLL. Me encontré con un problema de zona muerta que requiere un tiempo mínimo para que los interruptores estén encendidos para que la bomba de carga funcione como queremos (imagen 1.)

La solución para esto es que añadimos un retardo adicional (imagen 2), para que la bomba de carga funcione de la forma requerida.

Aquí tengo dos dudas:

1. ¿Cómo podemos decidir el tiempo mínimo de cambio?
2. ¿Qué ocurre si el tiempo de retardo mínimo causa un problema con la zona ciega, lo que significa que falta un pulso en la señal de referencia debido a una señal de reinicio? (Ver imagen 3.)

---

Añadido:

Intento conceptualizar la idea de zona muerta y zona ciega. Aquí, por lo general en PFD nos enfrentamos a la cuestión de la zona muerta, donde el pulso hacia arriba o hacia abajo es muy estrecho de tal manera que los interruptores no pueden estar encendidos durante poco tiempo. Intentamos extenderlo añadiendo un retardo antes de que la salida sea dada al reset del PFD normal basado en DFF.

¿Cómo se resuelve el problema de la zona muerta ampliando la temporización? En caso afirmativo, ¿qué ocurrirá en el peor de los casos, es decir, en la tercera imagen, en la que se pierde un impulso de referencia?

Answer 1

La zona muerta PSD es, o no es, un problema en PLLs, dependiendo de si estás implementando un diseño entero o fraccionario-N.

En un diseño entero, sólo hay que proporcionar el tiempo de retardo suficiente para que la lógica funcione correctamente. Como el PSD conmuta en el mismo punto en cada ciclo, no hay ningún problema adicional.

En un diseño N fraccional, la zona muerta introduce una no linealidad fatal, que convierte el ruido de alta frecuencia producido por el algoritmo N fraccional en la banda base. A veces, el impulso dividido llega antes que la referencia, a veces después. El algoritmo asume que tiempos iguales == pesos iguales. La no linealidad de la PSD rompe este supuesto. Cualquier intento de utilizar más retardo para reducir el problema sólo lo mejora ligeramente, no lo resuelve.

La respuesta para los sistemas frac-N es bloquear con impulsos divididos y de referencia desfasados 180 grados. De este modo, los impulsos están siempre en el mismo orden y espaciados en el tiempo entre sí. Así es como se implementan los sistemas frac-N de mayor calidad, por ejemplo MI/IFR/Aeroflex 203x, 204x, 2023/4/5, 3010.

Aquí tiene un PSD como el que se muestra en patente US4851784 (hace tiempo que caducó, así que no hay problemas de IP).

Se parece al PSD de "tres estados" que ha mostrado en la pregunta, pero hay una etapa extra en el medio, para convertirlo en un PSD de "cuatro estados". De hecho, hay toda una familia de PSD de N estados que se pueden construir, como se describe en esa patente. Los PSD con un número impar de estados se bloquean en fase. Los PSD con un número par de estados se bloquean 180 grados fuera de fase. Los PSD de estado par son necesarios para la correcta implementación de los sintetizadores fraccionarios N.

Si buscas esa patente, entonces sí, es el mismo Neil.