Detector sensible a las fases

Question

Estoy trabajando en un detector sensible a la fase que utiliza una FPGA para el procesamiento de señales.Para una entrada de una sinusoide pura con frecuencia conocida y en el rango de 1 Vrms, necesito encontrar la fase de la entrada en referencia a una señal de referencia producida. Mi matemática es la siguiente: $$A*sin(w_0t+\phi) * sin(w_0t) = \frac{A}{2} [cos(\phi)-cos(2w_0t+\phi)]$$ $$A*sin(w_0t+\phi) * cos(w_0t) = \frac{A}{2} [sin(\phi)+sin(2w_0t+\phi)]$$

donde mi señal de entrada es $$A*sin(w_0t+\phi)$$ Voy a filtrar los componentes de mayor frecuencia y me quedaré con $$sin(\phi), cos(\phi)$$ con la que puedo determinar la fase a partir de ahí.

Entonces me di cuenta de que necesito dar un offset DC a la señal de entrada para la conversión A-D, porque el ADC tiene un rango de 0-Va. Ahí me perdí. La nueva ecuación queda así $$[V_{off}+A*sin(w_0t+\phi)]*sin(w_0t) = V_{off}* sin(w_0t)+\frac{A}{2} [cos(\phi)-cos(2w_0t+\phi)]$$ ¿Debo filtrar entonces las frecuencias w_0 y superiores? Necesito un poco de seguridad. ¿Hay alguna forma mejor?

Answer 1

¿Hay alguna forma mejor?

Usted puede hacer lo que la mayoría de la gente recurriría, una exclusiva o puerta: -

Convertirías la onda sinusoidal y la fase de referencia en ondas cuadradas (utilizando un comparador) y simplemente las alimentarías al EXOR. El nivel medio de la salida representa la fase entre las dos señales. En el ejemplo 1 es cero, en el ejemplo 2, el nivel medio ha subido. En el ejemplo 3, las dos señales están casi en fase de salida y el nivel medio es casi un nivel analógico equivalente a 1 lógico. En el ejemplo 4 las dos señales están en antifase y la salida = 1 lógico.

El punto medio, es decir, la mitad entre 0 y el nivel lógico 1, es de 90 grados.

Answer 2

Tu planteamiento está bien. Puede ser útil pensar en ello como una DFT (transformada discreta de Fourier) de "un canal".

Lo que estás pasando por alto es el hecho de que si hay un sesgo de CC en los datos del ADC, esto se convierte por la multiplicación en componentes de CA que tienen media cero, siempre y cuando el período de integración sea un número entero de ciclos de su referencia ω ₀ . Estos componentes se filtrarán y no afectarán a las salidas Asin(Φ) y Acos(Φ).