Trabajo con EEPROM y QSPI Flash ICs. Ellos tienen este parámetro eléctrico llamado como Setup time y Hold time. Sé que no debemos violar esto con el fin de una comunicación adecuada.
Pero mi pregunta es : diferentes ICs tienen diferentes valores de setup y hold times.
¿Por qué? ¿Sobre qué base se determina el valor del tiempo de preparación y retención? ¿Es un estándar para la interfaz I2C, SPI, etc.? ¿O está determinado por algún otro valor?
Por favor, ayúdenme a entenderlo y aporten claridad.
La velocidad lógica, la cantidad de skew interno entre la entrada de reloj y la lógica de destino, y el skew entre las entradas de señal a muestrear influyen en la configuración y la retención.
Una lógica más rápida tendrá un tiempo de establecimiento/retención más corto, ya que tiene menos retardo y, por tanto, skew. Pero esto va en detrimento de la potencia.
Los diseñadores de chips también tienen en cuenta lo difícil que puede resultar para un sistema realizar la temporización en una aplicación determinada. Como punto de partida, suelen elegir una ventana de establecimiento/retención "razonable", por ejemplo, el 20% del ciclo de reloj mínimo en el que los datos deben ser estables.
La mayoría de los estándares eligen tiempo de retención cero para lógica lenta, pero para E/S más rápidas es beneficioso especificar un tiempo de retención post-reloj para permitir un tiempo de preparación más corto.
La temporización I2C tiene un estándar, definido por Philips (ahora NXP) como su benévolo propietario. SPI/QSPI no tiene tal estándar, benevolente o no. Lo que esto significa es que si estás diseñando un sistema con SPI, tendrás que sondear a varios vendedores para llegar a un modelo de temporización en el peor de los casos, y diseñar para ese caso. Afortunadamente, no es tan difícil como parece. Elige un par de proveedores líderes. Verás que, con toda probabilidad, eligieron especificaciones similares: valores "razonables" para la velocidad de reloj y la aplicación.
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