Si hay alguna lección de EMI/SI que he aprendido, es minimizar los bucles de retorno tanto como sea posible. Usted puede trabajar un montón de directrices EMI / SI de esa simple declaración.
Sin embargo, al no tener ni haber visto nunca Hyperlynx ni ningún tipo de herramienta completa de simulación de RF... es algo difícil imaginar en qué tengo que concentrarme específicamente. Además, mis conocimientos se basan exclusivamente en libros e Internet... no son formales ni se basan en demasiadas conversaciones con expertos, por lo que es probable que tenga conceptos extraños o lagunas.
Tal y como me lo imagino, tengo dos componentes principales en una señal de retorno. El primero es una señal de retorno de baja frecuencia (DC-ish) que sigue generalmente como era de esperar ... a lo largo de la ruta de menor resistencia a través de la red de alimentación / plano.
El segundo componente es una señal de retorno de alta frecuencia que intenta seguir la traza de la señal en el plano de tierra. Si cambias de capa, por ejemplo, de la capa superior a la inferior en una placa de 4 capas (señal, tierra, alimentación, señal), la señal de retorno de alta frecuencia intentará, según tengo entendido, saltar de la placa de tierra a la de alimentación desviándose por el camino más cercano disponible (el tapón de desacoplamiento más cercano, con suerte... que para la alta frecuencia bien podría ser un cortocircuito).
Supongo que si pones estos dos componentes en términos de inductancia, entonces es todo lo mismo en realidad (cerca de la resistencia de CC es todo lo que importa, en HF menor inductancia significa seguir a lo largo de debajo de la traza) .. pero es más fácil para mí imaginarlos por separado como dos modos diferentes de tratar.
Si hasta aquí estoy bien, ¿cómo funciona eso en capas de señal internas con dos planos adyacentes?
Tengo una placa de 6 capas (señal, tierra, alimentación, señal, tierra, señal). Cada capa de señal tiene un plano de tierra adyacente que está completamente intacto (excepto por las vías/agujeros, obviamente). La capa de señal central también tiene un plano de alimentación adyacente. El plano de potencia está dividido en varias regiones. Intenté mantenerlo al mínimo, pero mi división de 5V por ejemplo toma la forma de una gran "C" gruesa alrededor del exterior de la placa. La mayor parte del resto es de 3.3V, con una región de 1.8V debajo de la mayor parte de un gran BGA, con una región muy pequeña de 1.2V cerca del centro de eso.
(1) ¿Mi plano de potencia dividido me causará problemas aunque me centre en garantizar que las señales tengan buenas vías de retorno a través de los planos de tierra? (2) ¿Causará problemas el camino de retorno de baja frecuencia que toma un amplio desvío en mi división del plano de 5 V en forma de "C"? (Generalmente pensaría que no...)
Puedo imaginar que dos planos ininterrumpidos con una inductancia casi igual podrían inducir el flujo de corriente de retorno en ambos... pero mi suposición es que cualquier desvío significativo requerido en el plano de potencia haría que la señal de retorno se desviara fuertemente hacia el plano de tierra.
(3) Además, las capas intermedia e inferior comparten el mismo plano de tierra. ¿Cuál es el problema? Intuitivamente, creo que las trazas situadas directamente una encima de la otra y que comparten la misma toma de tierra interferirían entre sí más que un simple acoplamiento de trazas adyacentes en la misma capa. ¿Necesito trabajar más duro para asegurarme de que eso no ocurra?
Sospecho que puede venir un comentario del tipo "sí, en general, pero no se puede saber sin simularlo"... asumamos que estoy hablando en general.
EDITAR: Se me acaba de ocurrir algo. ¿Cruzar la división de un plano de potencia arruinaría la impedancia de la traza para stripline? Veo que la impedancia de traza ideal es menor, en parte porque hay dos planos... y si uno se rompe, ¿podría ser un problema?
EDITAR EDITAR: Vale, he respondido parcialmente a mi pregunta sobre compartir un plano entre capas de señal. La profundidad del efecto piel probablemente limita las señales a su propio lado del plano. (1/2 Oz cobre = 0.7 mils, profundidad de la piel @ 50MHz es 0.4 mil, 0.2 mil @ 200MHz.. asi que cualquier cosa sobre 65MHz deberia pegarse en su lado del plano. Me preocupan sobre todo las señales DDR2 de 200 MHz, pero los componentes de <65 MHz podrían ser un problema).
