Estoy un poco confundido sobre si debo usar enteros en VHDL para señales de síntesis y puertos, etc.
Yo uso std_logic en los puertos de nivel superior, pero internamente me fue usando enteros ranqueados por todas partes. Sin embargo, me he topado con algunas referencias a la gente diciendo que sólo se debe utilizar firmado / sin firmar para la síntesis de código dirigido.
He rehecho mi proyecto actual para utilizar unsigned... y, bueno, es notablemente más feo.
¿Es una mala práctica utilizar números enteros? ¿Cuál es el problema? ¿Existe alguna incertidumbre sobre la anchura a la que la herramienta asignará los números enteros?