¿Cómo colocar un condensador de desacoplamiento en una placa de circuito impreso de cuatro capas?

Question

He buscado un documento tecnológico sobre la colocación de condensadores de desacoplamiento y la idea principal se muestra en la siguiente imagen:

Creo que es razonable, pero ¿tengo que colocar el condensador de desacoplamiento y la MCU en la misma capa? no me conviene colocar otros dispositivos. Así que elijo para colocar el condensador de desacoplamiento en la capa inferior

Mi PCB es de cuatro capas (señal-energía-mundo-señal) y cuando divido las capas de alimentación y tierra, las dos vías que cierran los pines de la MCU en la imagen anterior no se incluirán en la red de las capas de alimentación y tierra. ¿Tiene el mismo buen rendimiento que el caso f de la imagen uno? ¿Tengo que tener en cuenta la inductancia de las vías en este caso?

Answer 1

Se trata de un problema complejo de analizar y muchas de sus partes sólo son importantes cuando se produce un problema con una frecuencia concreta en un producto específico que nadie sabe cómo solucionar.

Aunque esta respuesta es un poco al margen, aborda algunos supuestos. Estamos hablando de tapones de derivación cuya única preocupación es el ruido de alta frecuencia y no los grandes consumos de energía. El ruido de alta frecuencia se soluciona mejor con tapones cerámicos monolíticos (la ESR es menos preocupante, ya que es la impedancia mínima que se puede conseguir). Mayores flujos de potencia necesitan mayores tapones de tantalio. Vea el rendimiento en frecuencia aquí:

Puedes utilizar la SFR (frecuencia de autorresonancia) a tu favor. Si tienes un problema con, digamos, un reloj de 1GHz filtrándose, puedes empezar añadiendo otra tapa de bypass que sea autorresonante un poco más alta que 1Ghz. 0402 10pF (por experiencia, no por el gráfico) son bastante autorresonantes alrededor de 1Ghz.

Sin embargo, esto es sólo una parte de la historia. ¿Qué ocurre a frecuencias más altas? La inductancia montada desempeña un papel importante y ahí es donde también entra en juego la disposición entre las capas de la placa. Por ejemplo, una capa de potencia y una capa de tierra en la placa con un capuchón SMD tiene el siguiente modelo de bucle de inductancia montada, que se muestra en rojo:

En un ejemplo de 2 planos (alimentación/fondo) en FR4 se puede ver que a altas frecuencias incluso el montaje del condensador puede marcar una gran diferencia. La traza negra es sin el condensador. El azul y el rojo muestran dos topologías de montaje diferentes que muestran diferentes inductancias de montaje.

Las antirresonancias pueden causar más problemas a altas velocidades. Y puede que pienses que no te importa el ruido de más de 1GHz, pero la FCC sí, y si quieres bordes limpios en tus señales digitales de 500Mhz, entonces vas a necesitar un montón de armónicos para esa onda cuadrada. Por ejemplo, un reloj de 100Mhz para tener un tiempo de subida de 0.5nS necesita al menos un armónico de 900Mhz.

¿Y el paquete en sí? Tienes drivers de salida, pines de entrada, cables de conexión, pines de tierra, pines de alimentación...(para tu información ecb=pcb)

Un modelo completo sería algo así (incluidos los efectos de acoplamiento cruzado). El plano de la cavidad es donde se representaría la matriz. (No haga caso de la parte con el equivalente L + R para el paquete de Bypass Cap - que poco para un ic unido con algunos a bordo de derivación que no es el caso de esta pregunta).

Utilizando sondas de microondas, un analizador de redes de alta frecuencia y dispositivos especiales de calibración TDR, se puede estimar el impacto del paquete tanto en términos de planos de potencia/tierra como de acoplamiento cruzado.

Ahora encima tenemos tu pregunta de donde poner la tapa. He encontrado un buen artículo de Howard Johnson que muestra cómo hacer un modelo del sistema y cómo analizarlo y medirlo. Aquí hay un ejemplo de diseño y cómo lo

Desgraciadamente, la presentación no trata tu caso concreto de circuito integrado a vías o de circuito integrado a tapa a vías. Podrías jugar con el modelo y ver cuál proporciona más bypass, pero recuerda los efectos de los capuchones y el acoplamiento de la alimentación a la placa de masa. Mi apuesta es que si el chip es la fuente de ruido, minimizar toda la inductancia entre el chip y la tapa proporcionaría los mejores resultados, suponiendo que las vías para la tapa también estén cerca y sean simétricas como en el caso F.

EDIT: Se me ha ocurrido que debería resumir toda esta información. De la discusión se puede ver que hay muchos aspectos de trabajo de alta frecuencia que requiere una cuidadosa consideración:

• tipo de condensador elegido (tamaño del envase, material y valor)
• la capacitancia y la antirresonancia del propio plano Power-Ground
• la inductancia de montaje de los condensadores (existen paquetes especiales de condensadores SMD de alta frecuencia como ICD/X2Y)
• los diseños digitales necesitan una sorprendente cantidad de armónicos de alta frecuencia
• Tipo de embalaje del CI
• por último, el diseño

El caso F optimiza el modelo de disposición anterior de la fuente de ruido del uC mediante \$L_2=L_4=0\$ y \$L_1=L_3=minimum\$ .

De los comentarios en la discusión con David sobre BGA donde colocar el bypass en la parte posterior de la placa con vías puede estar bien y a menudo la opción óptima. Esto es porque aunque \$L_2=L_4\ne0\$ puede reducir realmente \$L_1=L_3=small\$ y la solución global es mejor que hacer largas trazas hasta la tapa de derivación sin utilizar vías. Además, el tipo de encapsulado BGA tiene menos inductancia, lo que facilita la derivación.

Además, este modelo muestra por qué la disposición debe ser lo más simétrica posible para que la tapa de derivación sea lo más eficaz posible para reducir tanto el rebote a tierra como los picos de alimentación, manteniendo las rutas de tierra y de alimentación lo más similares posible.

Answer 2

Las cargas eléctricas fluyen por muchos caminos.

Intento imaginarme el camino que recorren los electrones cada vez que el chip envía un impulso de energía a través de un par de clavijas de alimentación, una positiva y la otra GND. Para cada condensador en toda la placa, los electrones viajan en un camino cerrado (un circuito) desde ese condensador a través de algún camino a un pin de alimentación, y fuera del otro pin de alimentación de nuevo al mismo condensador.

El área total del bucle de ese camino cerrado es proporcional a su inductancia.

Los caminos con menos impedancia transportarán automáticamente más cargas. Mientras haya al menos un camino de baja impedancia, las cargas lo aprovecharán automáticamente.

Si ese camino incluye algún conductor ancho como un plano de tierra, hay muchos caminos posibles a través de ese plano. Al principio del pulso, las cargas aprovecharán automáticamente cualquier camino particular a través de ese conductor que minimice el área del bucle y la inductancia, lo cual es bueno.

Tenía una PCB en la que los condensadores para el ADC estaban en el lado opuesto de la placa con respecto al ADC. Medí significativamente menos ruido después de quitar esos condensadores y kludged añadido condensadores a los pines de alimentación de la ADC en el mismo lado de la placa. Tengo entendido que la mejora se debe enteramente a la eliminación de la inductancia de la vía.

las dos vías que se cierran a los pines de la MCU en la imagen de arriba no se se incluirán en la red de alimentación y la capa de gnd.

Parece que hay 4 casos.

1. El condensador se sitúa a través de los pines de alimentación del CI en el mismo lado de la placa. El bucle va desde el condensador, en una clavija de alimentación, sale por la otra clavija de alimentación y vuelve al condensador. Para la mayoría de los chips, esto da la menor área de bucle, minimizando la inductancia.
2. El condensador se sitúa en el lado opuesto de la placa, y las 4 vías entre él y el chip se conectan a los planos de alimentación y GND. El bucle va desde el condensador, a través de 2 vías en paralelo, en un pin de alimentación, fuera del otro pin de alimentación, a través de las otras 2 vías en paralelo, de vuelta al condensador.
3. El condensador se sitúa en el lado opuesto de la placa, y las 2 vías entre él y el chip se conectan a los planos de alimentación y GND. El bucle va desde el condensador, a través de una vía, en un pin de alimentación, fuera del otro pin de alimentación, a través de la otra vía, de vuelta al condensador.
4. El condensador se sitúa en el lado opuesto de la placa, y las 2 vías entre él y el chip están cuidadosamente aisladas de los planos de alimentación y GND. Otras 2 vías conectan el condensador a los planos de alimentación y GND. Aislar las vias para que no se conecten a los planos de potencia o GND solo puede incrementar la impedancia neta total, empeorando el rebote a tierra -- no puedo ver ninguna razon para hacer esto.

(2) y (4) tienen las vías dispuestas exactamente en los mismos lugares, ocupando exactamente el mismo espacio.

Algunos dispositivos digitales de alta velocidad y algunos dispositivos analógicos de alta precisión requieren que utilices (1) -- las otras opciones no funcionarán en absoluto. Estos dispositivos suelen mencionarlo específicamente en la hoja de datos.

Algunos dispositivos funcionarán adecuadamente con las opciones (2) o (3). Tienen peor rebote a tierra y peor EMI/RFI/EMC, pero si el resultado sigue estando muy por debajo de los límites de la FCC y funciona adecuadamente, puede merecer la pena para simplificar el enrutamiento.

EDITAR:

Stevan Dobrasevic. "Freescale Semiconductor AN2127/D: Directrices de EMC para sistemas de transmisión de automoción basados en MPC500" en "Figura 2 MPC55x Aplicación de colocación de componentes a doble cara" recomienda el caso 2: condensadores en el lado opuesto de la placa al procesador, con el procesador y los condensadores conectados directamente a los planos positivo y GND con múltiples vías.

El desacoplamiento es uno de los temas menos comprendidos en ingeniería.

"Evitar el ruido en una placa de circuito impreso" tiene algunos consejos para evitar el ruido en una placa de circuito impreso. En particular, "particionamiento y diseño de una pcb de señal mixta" de Henry W. Ott muestra exactamente dónde se localizan las "corrientes de ruido", explica por qué aislar cuidadosamente las masas a veces mejora un poco las cosas, y cómo solucionar el problema real (y conectar todas las masas juntas para hacer un plano de masa sólido) es lo mejor. Aislar cuidadosamente una vía (o cualquier otra parte del plano GND) del plano GND es contraproducente.

O (a) ese camino es el camino de mínima inductancia, y no importa si aíslas cuidadosamente esa vía de GND o no -- la mayoría de ellas recorren el mismo camino haya o no conexión a GND. O (b) hay algún otro camino que tiene un área de bucle más pequeña, por lo tanto menos inductancia, en cuyo caso aislar cuidadosamente esa vía de GND empeorará esa inductancia (más grande) y empeorará la EMC/EMI/RFI.

Answer 3

Colocando un condensador de desacoplamiento, pocas cosas:

1. Debe estar físicamente lo más cerca posible del pin de alimentación del CI.
2. Los trazos que conectan el decap con las víasPWR y GND deben ser gruesos y lo más cortos posible.
3. La respuesta es que el decap debe colocarse cerca del plano de potencia, de modo que pueda aprovechar fácilmente la potencia y entregarla al circuito integrado. Ejemplo: si la capa 2 desde arriba es el plano de potencia, coloque el circuito integrado en la capa superior, si la capa 3 es el plano de potencia desde arriba, coloque el circuito integrado en la capa inferior.
4. Dado que los decaps también actúan como tanque de almacenamiento de carga, los condensadores de menor valor ESR (resistencia en serie efectiva), como los SMD de tántalo, ofrecen un mejor rendimiento que los de orificio pasante.