¿Por qué una puerta AND necesita seis transistores?

Question

Estoy haciendo un curso de diseño digital y me han dicho que una puerta NAND necesita cuatro transistores para implementarse y una puerta AND necesita seis (cuatro para una puerta NAND y dos para un inversor). Eso tenía sentido hasta que uno de mis compañeros me dijo que él podía implementar una puerta AND con cuatro transistores, de forma parecida a una puerta NAND pero con cierta simetría. Implemento su idea usando Logisim (ver la imagen de abajo, la de la izquierda es una puerta NAND, y la de la derecha es una puerta AND de cuatro transistores que se me ocurre), y parece que el circuito que concibo funciona. Entonces, ¿alguien podría explicarme por qué una puerta AND necesita seis transistores?

Gracias de antemano.

Answer 1

Tu compañero de clase está tratando erróneamente a los transistores de tu circuito como dispositivos mágicos cuyo comportamiento está completamente controlado por algo que aparece en la puerta y sólo en la puerta. No ve el transistor de tu circuito lógico digital como un transistor real.

Los MOSFET no reaccionan a unos y ceros en la puerta. No reaccionan a la tensión en la puerta tampoco (esto en realidad no tiene sentido ya que la puerta es sólo un pin pero un voltaje es siempre una diferencia entre dos puntos). El MOSFET no puede y no le importa el voltaje en cualquier pin. Sólo le importa el voltaje entre dos clavijas, y lo que controla un MOSFET es la diferencia de tensión entre su puerta y su pin fuente.

Eso significa que no puedes tener PMOS en el lado bajo y NMOS en el lado alto si estás conduciendo la puerta con un voltaje referenciado a tierra. El NMOS debe ir en el lado bajo y el PMOS debe ir en el lado alto de modo que sus pines de origen están conectados a una tensión fija si va a conducir sus puertas con una tensión que se hace referencia a una tensión fija (es decir, tierra).

Si el pin de fuente de un NMOS no está conectado a un potencial fijo, sino que se conduce la puerta con una tensión referenciada a tierra, se convierte en un seguidor de fuente y no se comporta como un interruptor digital. Algo similar ocurre con un PMOS si no conectas su pin de fuente a un raíl fijo y conduces la puerta con respecto a una tensión fija.

Eso significa que con 4 transistores, siempre será un NAND (o NOR), y necesitas el inversor de dos transistores para convertirlo en un AND (u OR).

Es la misma razón por la que un inversor es un PMOS en la parte superior y un NMOS en la parte inferior, y no se puede hacer un búfer no inversor simplemente poniendo el NMOS en la parte superior y un PMOS en la parte inferior; se necesitan al menos cuatro transistores (dos inversores) para ese comportamiento.

Si quieres averiguar tú mismo con análisis de circuitos o lo que sea por qué no funciona, no te molestes en intentarlo con una puerta NAND. En su lugar, hazlo para el búfer no inversor con un NMOS en la parte superior y PMOS en la parte inferior. Eso será suficiente para que lo entiendas. Incluso podrías hacerlo con un PMOS en la parte inferior y una resistencia pull-up en la parte superior, o un NMOS en la parte superior y una resistencia pull-down en la parte inferior. Luego observa cómo cambia la tensión de la fuente en el circuito cuando intentas encender y apagar los transistores, y recuerda que la tensión puerta-fuente es la que controla el MOSFET.

Answer 2

En la abstracción de diseño digital a nivel de puerta lógica, se supone que las entradas pasan de ALTO lógico a BAJO lógico y viceversa instantáneamente. Esto se hace para simplificar el diseño lógico.

Sin embargo, en el mundo real, se tarda un tiempo distinto de cero en pasar de un nivel lógico a otro. Queremos que el intervalo de tiempo entre el cambio de un nivel lógico a otro sea lo más bajo posible .

También se desea que la salida del circuito digital no ser sensible a los cambios en la entrada a menos que la entrada se conmute de un nivel lógico a otro. Esto se denomina inmunidad al ruido Esto da a los circuitos digitales una ventaja sobre los analógicos.

Cuando se diseñan circuitos digitales con transistores, en la tecnología CMOS se utiliza un transistor NMOS en la red pull-down y un transistor PMOS en la red pull-up. Esto se debe a que los NMOS son buenos para pasar niveles de baja tensión, pero malos para pasar niveles de alta tensión. Los PMOS son buenos para pasar niveles de alta tensión, pero malos para pasar niveles de baja tensión. Tenemos que combinar estos 2 transistores de tal manera que podamos aprovechar los puntos fuertes de ambos tipos de transistores. Esto se hace utilizando NMOS en la red pull-down ya que puede pasar niveles de bajo voltaje eficazmente y PMOS en la red pull-up ya que puede pasar niveles de alto voltaje eficazmente.

Veamos qué ocurre si se utiliza un transistor PMOS en la red pull-down y un transistor NMOS en la red pull-up. La tensión umbral del transistor NMOS (IRF530) es de 4 V y la del transistor PMOS (IRF9530) es de 3,3 V.

Mal buffer: NMOS en la red pull-up, PMOS en la red pull-down

simular este circuito - Esquema creado con CircuitLab

El eje X representa la tensión de entrada, que oscila entre 0 V y 12 V. El eje Y representa la tensión de salida.

Veamos qué ocurre cuando la entrada de este circuito cambia de LOW lógico a HIGH lógico. Como puede verse en el gráfico inferior, no es una buena característica de conmutación, ya que la salida no conmuta entre 2 niveles lógicos, sino que varía con la entrada, permanece constante y luego varía de nuevo con la entrada. Por lo tanto, este circuito de transistor no es adecuado para circuitos digitales.

Bien inversor: NMOS en la red pull-down, PMOS en la red pull-up

simular este circuito

El eje X representa la tensión de entrada, que oscila entre 0 V y 12 V. El eje Y representa la tensión de salida.

Veamos qué ocurre cuando la entrada de este circuito cambia de LOW lógico a HIGH lógico. En el gráfico siguiente, se observa que la salida no es sensible a los cambios en la entrada, tiene una pendiente pronunciada en la transición de un nivel ALTO a un nivel BAJO, y no es sensible a los cambios en la entrada de nuevo. Por lo tanto, tiene una buena característica de conmutación y es adecuado para circuitos digitales. La salida es ALTA para una tensión de entrada baja y BAJA para una tensión de entrada alta, ya que es un inversor.

Bien búfer no inversor: 2 bien inversores en cascada

simular este circuito

El eje X representa la tensión de entrada, que oscila entre 0 V y 12 V. El eje Y representa la tensión de salida.

Veamos qué ocurre cuando la entrada de este circuito pasa de LOW lógico a HIGH lógico. En el gráfico se puede observar que la salida pasa de BAJO a ALTO, y la pendiente del gráfico es pronunciada, por lo que este circuito tiene una buena característica de conmutación y es bueno para circuitos digitales.

Conclusión

Ahora ya sabes por qué no puedes diseñar circuitos digitales con NMOS en la red pull-up y PMOS en la red pull-down. El circuito de puerta AND que utiliza 4 transistores usa PMOS en la red pull-down y NMOS en la red pull-up, por lo tanto no funcionará eficazmente por la misma razón que un buffer que utiliza PMOS en la red pull-down y NMOS en la red pull-up no funciona eficazmente.

Perfeccionamiento:

Excelente curso gratuito en línea del MIT OCW sobre Estructuras Computacionales, que abarca todos los temas, desde los transistores CMOS hasta el Procesamiento Paralelo.

Answer 3

¿Alguien podría explicarme por qué una puerta AND necesita seis transistores?

Una puerta AND hace no necesitan 6 transistores - esto es porque te refieres específicamente a FCMOS (Fully Complementary MOS) donde un PDN y un PUN son completamente complementarios, como se demuestra formalmente a través de las leyes de De Morgan. De hecho, se puede demostrar que no hay forma de implementar una NAND con sólo 1 PDN y PUN.

Sin embargo, existen otras familias lógicas que ofrecen mejores prestaciones que FCMOS a costa de otras, lo que permite, por ejemplo, implementar una puerta AND con menos de 6 transistores, como (D)CVSL y PTL. Por ejemplo,

simular este circuito - Esquema creado con CircuitLab

Answer 4

He aquí una respuesta rápida (y, para mí, fácil de entender), sin necesidad de ecuaciones.

Otros han señalado que Vgs es lo que controla el estado on/off del nmos. Si intentas utilizar el nmos como elemento de pull-up, el nfet acaba elevando su propia tensión de fuente. Si el voltaje de la fuente sube, la corriente baja. Se apaga solo.

Esto ocurre antes de que la tensión llegue a la alimentación. Ocurre lenta y gradualmente. Así que la tensión de salida se acercará lentamente a algún valor máximo muy por debajo de la tensión de alimentación.

Lo mismo ocurre con pmos en la red pull-down.

Answer 5

Teóricamente se podría construir una compuerta AND utilizando la arquitectura complementaria a la compuerta NAND, si se utilizara FET en modo de agotamiento . I diodos de cuerpo cortocircuitaría la tensión de alimentación a tierra.

Incluso si se consigue solucionar el problema del diodo de cuerpo, es de suponer que seguiría siendo necesario construir puertas NAND con FET de modo de mejora en la misma matriz, y la molestia de mezclar FET de mejora y de agotamiento superaría con creces la ventaja de ahorrar dos FET por puerta AND.

Además, nadie construye puertas lógicas modernas basadas en FET complementarios en modo de agotamiento, por lo que es muy probable que el rendimiento de dichas puertas sea peor que el de las puertas en modo de mejora. De lo contrario, veríamos circuitos integrados en modo depleción por todas partes, y la puerta NAND de 4 FET sería una rareza.