¿Por qué funciona el interruptor MOSFET N back to back?

Question

Por favor, considere un ejemplo de IC controlador MOSFET N espalda con espalda (dibujó los diodos del cuerpo de M1 y M2 para mayor claridad):

Entiendo como es posible apagar los transistores M1/M2 desde el punto de vista de la tensión de puerta (ya que es mayor que la tensión VIN debido a la bomba de carga interna). Lo que no entiendo es por qué los transistores se encienden cuando la tensión de puerta es alta y aparece la tensión VIN, ya que las fuentes de los transistores están "flotando". El potencial de las fuentes no se fija en un valor de tensión (inferior a la tensión de puerta) antes de que el M1 comience a conducir. La pregunta es, ¿por qué empieza a conducir en primer lugar? ¿Cómo entender este fenómeno?

Answer 1

Si lees la hoja de datos, el CI tiene una bomba de carga que produce 13,1V por encima de Vout y el nodo de la fuente común nunca flota más que la caída del diodo del cuerpo de M2 por encima de Vout.

Answer 2

Los FETs tienen un truco de fiesta: pueden conducir en ambas direcciones. Y, una polarización en la puerta hacia el drenaje encenderá el FET, así como la más habitual puerta hacia la fuente.

En este circuito entonces, el FET de la izquierda estará encendido, subiendo la fuente de ambos: las dos fuentes estarán a la misma tensión que el drenaje del FET de la izquierda. Así que el FET de la derecha también estará encendido.

Este paquete de diapositivas ofrece más información sobre el funcionamiento de la polarización de los FET. sustrato sesgo. https://alan.ece.gatech.edu/ECE3040/Lectures/Lecture24-MOS%20Transistors.pdf

Answer 3

Como el FET tiene un diodo inverso de S a D, el S del "otro" FET no puede estar más de 0,7 V por encima de ese drenaje. Por lo tanto, el nodo S común no es más alto que el más bajo de cualquiera de los drenajes. Por lo tanto, si GATE es más bajo que ambos drenajes, entonces ambos FETs estarán apagados.

Considere M2. y una carga a 10 V. Por lo tanto SS no puede ser mayor que ~ 10,7 V. ahora si el GATE está en 0V, M2 estará en OFF, y S no puede ser mayor que 10,7 V. Si VBATT es mayor que 0 V, M1 también estará en OFF y proporcionará el bloqueo deseado.

Tenga en cuenta que el nodo SS puede estar ahora en cualquier El votlage entre ~ 10.7 V y 0 V -- está flotando en ese rango. pero no importa en qué valor esté, M1 estará apagado, así que no puede fluir ninguna corriente. M2 también estará apagado.

Este circuito no está completo. Los FETs necesitan que su VGS se mantenga a menos de 10 V (normalmente), y tampoco puedes tener VG-D más que eso (puedes tener VD-G mucho más alto). Por lo tanto, se suele tener un circuito zener para limitar VGATE a no más de 10 V por encima de el más bajo de drain1, drain2, y no más de 10 V por debajo del V más bajo tampoco.