Parece que este HyperBus sólo se encuentra en algunos microcontroladores Spansion/Cypress (la gama Traveo, con Cortex R5F). Así que, a no ser que hayas planeado usar MCUs de esta familia específica, tendrás que hacer un bit-bang de la interfaz HyperBus usando GPIOs.
El golpeo de bits sería un gran golpe de rendimiento para la CPU. Parece que tienes que alternar las líneas CK/CK# 17 veces para un solo ciclo de lectura (y, por supuesto, también tienes las líneas D0-D7 y otras líneas de control para ajustarlas adecuadamente a lo largo de este ciclo). Ahora, digamos que tienes una CPU de 20MHz y que necesitas, en promedio, cuatro ciclos de CPU por cada conmutación de CK/CK# ( muy optimista, ya que también tienes que gestionar las otras líneas de bus dentro de este presupuesto), significa que necesitas al menos 50ns*17*4 = 3,4µS para lograr un ciclo de lectura.
Ax DoxyLover mencionó, hay un tiempo máximo de selección de chip bajo (ciertamente para permitir que el chip maneje los tiempos de refresco internamente) que se especifica en 4.0µS. Nuestra estimación optimista está demasiado cerca de esto para ser realista. Así que, además de ser un golpe de rendimiento, lo más probable es que no funcione.
Lo que tiene mucho más sentido, si necesitas tanta RAM, es elegir una MCU que tenga una interfaz SDRAM dedicada. Hay muchos Cortex-M que lo tienen, ahora (LPC18xx/43xx, STM32F427/429/469, STM32F7, ...). El bus requiere el enrutamiento de más señales, pero le dará mucha más flexibilidad en la elección de los componentes, será más barato, y se ejecutará mucho más rápido.