Cambio de la frecuencia de reloj de la FPGA en tiempo de ejecución

Question

Estoy trabajando en una aplicación que puede requerir cambiar la frecuencia de reloj de la FPGA (Xilinx) dinámicamente en tiempo de ejecución (entre dos frecuencias de reloj diferentes), por lo que quería preguntar si es posible hacerlo si el reloj es proporcionado por una fuente de reloj externa y, si es así, qué debería hacerse adicionalmente (para asegurar una funcionalidad fluida y un trabajo preciso).

Answer 1

Según la nota de aplicación UG382 de Xilinx, el DCM/PLL debe reiniciarse para volver a bloquearse a una nueva entrada de reloj. El restablecimiento debe permanecer afirmado durante un mínimo de tres de los nuevos períodos de reloj.