Semiconductores exóticos para ASIC digitales rápidos

Question

Estoy investigando semiconductores exóticos para un ASIC digital con unos cuantos millones de puertas lógicas que debe funcionar lo más rápido posible dentro de un presupuesto de 30 millones de dólares. (En concreto, necesito hacer una multiplicación de 4096 bits totalmente paralela de forma repetida. Para más contexto, estoy construyendo un ASIC para calcular esto Función de retardo verificable .)

Parece que hay semiconductores que funcionan mejor que el silicio en cuanto a la velocidad de las operaciones lógicas, como el arseniuro de galio, el nitruro de galio y el fosfuro de indio. Mis investigaciones sugieren que estos semiconductores se utilizan generalmente para ASICs analógicos, en contraposición a la lógica digital, por lo que es difícil saber qué semiconductores son viables para mi caso de uso.

¿Qué semiconductor es viable para un ASIC digital con millones de puertas lógicas (digamos, ~20 millones de puertas) y puede proporcionar el mayor rendimiento en términos de velocidad de las puertas lógicas?

Ediciones en respuesta a los comentarios

• Presupuesto : Nuestro presupuesto máximo es de decenas de millones de dólares, unos 30 millones.
• Velocidad : Para cuantificar la velocidad, lo ideal es que alguien que se gaste 1.000 millones de dólares sea como máximo 2 veces más rápido que nosotros. Obsérvese que la función de retardo verificable (VDF) es intrínsecamente secuencial, por lo que mucho paralelismo no ayuda.
• Tecnología de proceso SiGe : Tengo entendido que el GaAs puede dar un salto de velocidad importante con respecto al SiGe. Si el GaAs de 100 nm es más rápido que el SiGe de 7 nm, el tamaño del SiGe no es relevante. En cuanto al GaAs, sólo queremos utilizar la tecnología de proceso existente.
• Alfileres : No necesitamos un gran número de pines. La razón es que hay una sola entrada de 4096 bits y una sola salida de 4096 bits por cada ejecución de VDF con 10 minutos de multiplicaciones repetidas intermedias que abarcan 10 minutos. La velocidad de entrada y salida es marginal comparada con la velocidad de multiplicación.
• Potencia y refrigeración : El ASIC debe poder ser ejecutado por personas sin fuente de alimentación y refrigeración mucho más sofisticadas que una GPU de gama alta.
• Tecnología gráfica : Según tengo entendido, la tecnología gráfica está optimizada para el cálculo paralelo masivo. El ASIC que queremos tiene que estar optimizado para la velocidad de cálculo secuencial, es decir, la latencia.
• Ofuscación/ingeniería inversa : El ASIC se desarrollará para un proyecto de código abierto (concretamente, Ethereum). El ASIC tendrá un diseño de circuito de código abierto.
• Más contexto : Ver estas diapositivas que explican el uso del ASIC para un generador de números aleatorios de blockchain.

Answer 1

Apuesto a que no quieres velocidad bruta, sino velocidad por dólar y operaciones por Joule. En ese caso, el CMOS de silicio, debido a la enorme inversión en él, es el gorila de 500 libras con el que deberías ir.

Answer 2

Estoy de acuerdo con la respuesta de Neil_UK de que un proceso CMOS "estándar" es su única opción.

Seguro que hay tecnologías para hacer una lógica más rápida, una vez diseñé un divisor de frecuencia donde la entrada trabajaba a 30 GHz. Ese diseño utilizaba transistores SiGe NPN. Sin embargo, en ese diseño este divisor de frecuencia era sólo una parte muy pequeña del chip. El consumo de energía del circuito es tan alto que si se hiciera un circuito digital mucho más complejo diseñado para funcionar a 30 GHz la disipación de energía sería demasiado alta haciendo imposible una implementación práctica.

Lo que quiero decir es que siempre hay un compromiso entre velocidad y disipación de energía . Como tu circuito requiere muchas puertas (es bastante complejo) la disipación de energía será el factor limitante.

Lo mismo ocurre en las CPUs modernas, que contienen muchos núcleos. Cuando se utilizan uno o pocos núcleos, pueden funcionar a una velocidad de reloj mayor. Cuando se utilizan muchos núcleos, la velocidad de reloj se limita inmediatamente o después de un tiempo cuando la CPU se calienta (estrangulamiento térmico).

Al igual que con las CPUs, se puede obtener el mejor rendimiento si se paraleliza el diseño tanto como sea posible, lo que dará lugar a una menor velocidad de reloj a nivel de circuito, pero un mayor rendimiento general.

Entiendo que la paralelización no es lo que buscas pero personalmente sí creo que deberías plantearte paralizar todo lo posible. Incluso si (intentaras) evitar el problema de la disipación de energía dividiendo el circuito en varios chips que funcionen a alta velocidad, eso sigue siendo paralelización para mí. Entonces tendrías que distribuir las señales de datos a los chips, con longitudes de trazado iguales, lo que introducirá retrasos. Eso será un reto para hacerlo bien.

Answer 3

Esto se basa en las otras respuestas hasta ahora, pero sólo son mis pensamientos.

Teniendo en cuenta su presupuesto, y el deseo de competir con una entidad cuyo presupuesto es casi 40 veces mayor que el suyo, no debería intentar utilizar exóticos para su aplicación. Los principales costos en el diseño de este ASIC van a ser:

• La gente. Supongo que pagará a personas para que trabajen en esto a tiempo completo, ya que no es un proyecto que pueda llevarse a cabo como un proyecto nocturno (a pesar del punto 2). Necesitará desarrolladores de HDL, ingenieros de verificación e ingenieros de implementación. Todos ellos son conocimientos especializados con sus correspondientes precios. En particular, los ingenieros de implementación de productos exóticos son (muy) escasos y muy demandados (especialmente si son buenos). No esperes mucho cambio de 1 a 5 millones de dólares (dependiendo de la ubicación) al año.

• Herramientas EDA. La licencia de estas herramientas es muy cara. Además, se necesitan muchas de ellas y licencias para varios puestos. Compiladores HDL, herramientas de síntesis RTL, simuladores, herramientas de diseño, etc. Cada licencia puede ser del orden de 100.000 dólares por puesto. No hay que olvidar que también se necesita la potencia de cálculo y la infraestructura para ejecutarlas; se necesitará un clúster bastante potente.

• Diseño. La mayoría de las herramientas y kits de diseño de procesos están maduros para el Si, dado el volumen y los ingresos de este mercado. Para su exótico, espere modelos menos que ideales, especialmente para los nodos de proceso más avanzados. Tendrá que desarrollar o comprar células estándar para su sustrato exótico. Habrá muchas menos que para el Si.

• Fabricación. Hay fábricas exóticas especializadas, pero son sólo eso: especiales. Los volúmenes son bajos, las obleas son (mucho) más pequeñas y los costes son mucho más elevados (una estimación aproximada es de 100-1000X por mm. \$^2\$ en comparación con el Si).

Incluso después de esto, hay pocas garantías de que consigas la mejora que crees que vas a conseguir sólo por correr más rápido. Mucha gente muy inteligente ha invertido una gran cantidad de tiempo y dinero en el Si, y tú estarás reinventando la rueda para muchas cosas (por ejemplo, celdas estándar, control de potencia, etc.) y probablemente lo harás peor. Las fábricas suelen proporcionar células estándar optimizadas para su proceso; sería absurdo no utilizarlas. Esto erosionará la ventaja de utilizar lo exótico en primer lugar.

Por desgracia, el código de diseño de código abierto no permite fabricar el ASIC sin una gran inversión. Ahora bien, tu competidor de 1.000 millones de dólares puede asumir muchos de estos costes e incluso si abres el código RTL, ellos pueden hacer el resto de cosas que tú simplemente no puedes abrir. Por ejemplo, las fábricas de semiconductores son muy de los modelos de procesos internos. Deberías hacer una auditoría muy exhaustiva sobre la ventaja de la contratación abierta en este caso; la fabricación simplemente no se escala de la misma manera que la distribución de software, por lo que los pros y los contras son muy diferentes.

Para responder a sus preguntas:

1. El presupuesto lo limita todo (por supuesto). Dada la disparidad con tu hipotético competidor, sería mucho mejor gastar 30 millones de dólares en personal de alta calidad para desarrollar una buena arquitectura en lugar de intentar obtener un rendimiento "gratuito" de los materiales y el proceso utilizados. Como espero que ilustren mis comentarios anteriores, este rendimiento "gratuito" será cualquier cosa menos gratuito.

2. Una buena arquitectura mitigará muchas de las ventajas de recurrir a un diseño exótico propio. Todavía hay potencial para escalar en GaAs y otros exóticos. Esto puede ser relevante en un futuro (¿próximo?); mantén la pólvora seca para aprovecharlo.

3. El SiGe es más parecido al Si, por lo que podrá utilizarlo con mayor libertad, aunque seguirá siendo más caro que el Si. El GaAs es más especializado, y suele utilizarse por su alto ft en diseños de RF en los que el coste del área es menos preocupante. Pasar de 100 nm a 10 nm le proporciona (en un primer orden) 100 veces más transistores para implementar su excelente arquitectura. Por supuesto, la mejora de la arquitectura suele escalar como \$\sqrt{N_\mathrm{transistors}}\$ Así que probablemente el rendimiento se multiplique por 10 en general. Sin embargo, hay que tener en cuenta que ni siquiera 1.000 millones de dólares son suficientes para llevar a cabo un proceso completamente nuevo, así que lo más probable es que la competencia siga utilizando Si.

4. SERDES para 4096 bits es un montón de registros - esto va a costar mucha energía y área para ningún beneficio de rendimiento en su oblea exótica. Teniendo en cuenta que pueden caber procesadores enteros en menos de 4096 registros (por no hablar de 8192), esto ilustra el problema. El área es mucho más barato en Si.

5. Pasar a transistores más pequeños implica una mayor densidad de potencia, por lo que es necesario un mayor control de la energía, es decir, bits apagados (silicio oscuro). Se ha trabajado mucho para analizar y reducir el consumo de energía manteniendo un rendimiento aceptable. Un factor crítico es la actividad prevista. ¿Trabajará a pleno rendimiento las 24 horas del día, o lo hará periódicamente? Esto marcará una gran diferencia en su diseño.

6. A un competidor de 1.000 millones de dólares no le importa la ofuscación si la recompensa es lo suficientemente alta. No seas arrogante pensando que tu diseño es la implementación perfecta.

En resumen, debería gastar su dinero en las personas y herramientas que desarrollan su arquitectura y algoritmo (¡no lo olvide!). Es probable que esto le proporcione el mejor rendimiento para su presupuesto relativamente limitado al aprovechar la enorme inversión tanto en herramientas como en procesos para Si. Es muy poco probable que el simple hecho de utilizar un material más rápido le proporcione la mejora que parece sobre el papel al aumentar la velocidad de reloj, teniendo en cuenta todos los demás pasos del diseño y la fabricación de un ASIC.

Personalmente, me decantaría por un nodo de Si "barato" (probablemente algo así como 22 o 28 nm) para poner en marcha tu diseño. Si tiene éxito, puede utilizar las ventajas de la escala para pasar a nodos más pequeños (y más caros), aprovechando el trabajo que ya ha realizado. y el trabajo realizado por las fábricas. Mientras tanto, al desarrollar un ASIC, se pueden ampliar las condiciones de funcionamiento, en comparación con una CPU/GPU que tiene que trabajar en una gama enorme y desconocida de condiciones. Por ejemplo, puedes especificar el equipo de refrigeración que debe utilizarse. Esto erosionará aún más cualquier ventaja al pasar a materiales de mayor rendimiento.

Answer 4

También investigué estos materiales exóticos para nuestros ASICs de minería PoW de próxima generación y, como otros han afirmado, no están listos para la producción en volumen todavía.

Sin embargo, por unos 20 millones de dólares se puede obtener un diseño y unas máscaras a 7nm, que, como probablemente sepas, es el mejor proceso de Si disponible actualmente para la producción en volumen. Sin embargo, conseguir tiempo de fabricación para 7nm es todo un reto. De hecho, conseguir tiempo de fabricación para 14nm o menos a menudo requiere esperar meses o años, dependiendo del nodo de proceso y de la fábrica específica.

Además, las fábricas van a exigir que les demuestres que tienes la capacidad financiera para seguir adelante con un pedido de obleas lo suficientemente grande como para que les merezca la pena. Esto hace que un proyecto de 7nm, incluyendo las obleas, suponga entre 50 y 100 millones de dólares, dependiendo del coste de la máscara de la fábrica, el coste por oblea y el número mínimo de obleas. Esto es antes de construir el hardware para contener los ASIC, que normalmente duplicará los costes. Sin embargo, esto puede variar mucho en función del número de ASICs que se necesiten en cada unidad, las necesidades de energía, los requisitos de refrigeración, etc.

Le site Plataforma de lanzamiento del obelisco está pensado para proyectos como éste que requieren transparencia y apertura. De hecho, Launchpad exige que el diseño ASIC resultante sea de código abierto. Por defecto, el proceso de Launchpad está orientado a un diseño de 22 nm, pero puede cambiarse fácilmente por otro. Descargo de responsabilidad: Trabajo para Obelisk.

También puede encontrar esta entrada del blog en El estado de la minería de criptomonedas útil para comprender mejor el proceso de fabricación de los ASIC.