Consejos de procedimiento para conectar las trazas entre la SDRAM DDR3 y la FPGA

Question

Este es mi primer diseño conectando dos BGAs: DDR3 SDRAM y un Zynq SoC. El diseño tiene 4 capas y estoy usando Kicad. Hasta ahora he entendido lo siguiente:

1. Focus on signal groups, i.e. ADDR, CTRL, CMD and data bytes.
2. Use the same layer transitions (VIAs) in each group for convenient length/delay control.

En general lo que tengo en cuenta es tener las trazas algo cortas (~25 mm). Mirando varios tutoriales esto parece ser una cuestión trivial para los diseñadores de PCB con experiencia. Lo hago para no tener que preocuparme demasiado por el control de la impedancia.

Empezando por los pines ADDR, he acabado con la disposición que se muestra a continuación. Este es quizás mi quinto intento, ya que he empezado de nuevo varias veces.

Para mis ojos no tan experimentados, esto parece un completo caos y me faltan muchas conexiones de pines. Además, todos los trazos tendrán que ser de la misma longitud, lo que supondrá un reto aún mayor.

Mi humilde pregunta es: ¿puede alguien darme algunos consejos sobre cómo proceder con esto?

¿Es el aumento de capas el camino a seguir? ¿Y/o una mayor distancia entre los componentes?

A mí me parece que Xilinx podría haber elegido mejores ubicaciones para sus pines DDR3 con el fin de simplificar el trabajo de diseño.

Componentes:

Ficha técnica de la SDRAM DDR3 - IS43TR16640B-125JBLI

Especificaciones del paquete Zynq-7000 - XC7Z010CLG400

Answer 1

Es posible que quieras enrutar esas señales con una impedancia controlada, lo que hace casi obligatorio tener un plano ininterrumpido en una capa adyacente. Xilinx sugiere una impedancia de enrutamiento de 40 ohmios para DDR3 en Zynq, lo que creará trazas bastante anchas si no se utilizan laminados muy finos.

En cuanto a la disposición de los pines en el paquete CLG400, tienes razón, es todo un dolor para el enrutamiento de DDR3, especialmente cuando se compara con SoC optimizados para placas de 4 capas de bajo costo.

También puede comprobar si puede encaminar dos pistas en la capa exterior entre dos bolas BGA. Con el paso de 0,8mm, esto te deja con algo así como 0,3-0,4mm de diámetro de pad y 0,08-0,1mm de pista/espacio. Algo que probablemente no harán todos los fabricantes de placas de circuito impreso.

Le sugiero que eche un vistazo a la diseño del MicroZED para conseguir algo de inspiración.