Error con la sentencia Assert en Verilog

Question

Tengo la siguiente sentencia assert en un bucle for, que está dentro de un bloque generate:

34   assert ((a[j] == 1'b1) || (a[j] == 1'b0))
35   else $error("Input 'a[" + j + "]' is not a digital logic value");

Cuando intento compilar, me sale el siguiente error:

Error: archivo (34): cerca de "(": error de sintaxis, inesperado '(', esperando propiedad

Por lo que veo, no me falta ningún paréntesis en el

Answer 1

No te está diciendo que te faltan paréntesis; te está diciendo que no espera un paréntesis en ese lugar.

No has proporcionado ningún contexto, pero si tu assert está fuera de un bloque de procedimiento ( initial o always ), entonces debe aparecer un nombre de propiedad entre el assert y el ( . Esto se conoce como una "afirmación concurrente".

El otro tipo (la sintaxis que has utilizado) es una "afirmación inmediata", y sólo puede aparecer dentro de un bloque de procedimiento.

Detalles adicionales aquí .