Compensación del número de vías desequilibradas en el enrutamiento de DDR3

Question

Estoy trabajando en una disposición de DDR3 a 533Mhz de velocidad de reloj en una configuración T equilibrada. Actualmente no puedo enrutar las líneas de dirección/ctrl con una cantidad igual de vías (+1 en un número limitado de líneas). Todas las líneas se han enrutado a la misma longitud dentro de 20 mil.

He calculado el retardo de mis vías en 68 picosegundos, lo que corresponde a un cm entero de diferencia en la longitud efectiva de esas líneas, las velocidades de propagación de la placa se han calculado en 54ps y 69ps por cm externo/interno respectivamente. A 533Mhz la señal se propaga de 13,6 cm a 17 cm (dependiendo de las capas internas/externas) en medio ciclo lo que se traduce en un 6-7% de skew para esas líneas.

¿Puedo confiar en el DQS y en la calibración de nivelación de escritura para absorber esta diferencia en las longitudes efectivas o debo recortar un cm de las líneas con las vías adicionales?

Answer 1

La gran ventaja de la DDR3 sobre la DDR2 es que permite que el bus de direcciones/ctrl utilice la topología fly-by en lugar de la T equilibrada. Fly-by es la topología recomendada y más fácil para DDR3. La T equilibrada sigue siendo posible para la DDR3, pero se desaconseja.

La nivelación de escritura y la nivelación de lectura deberían ser capaces de manejar sus retrasos desajustados. Ese no es el problema aquí. El problema será la falta de coincidencia de las reflexiones, que afectará a la integridad de la señal.

Te recomiendo que resuelvas el problema cambiando a la topología fly-by. Se explica un poco aquí: https://www.youtube.com/watch?v=7sxBBvF12JY