¿Por qué son los flip-flops generalmente activa en el flanco de subida del reloj?

Question

Por lo general en el diseño digital, nos ocupamos de flip-flops que se desencadenan en un 0 a 1 la señal de reloj de transición (positivo-edge triggered) a diferencia de un 1 a 0 de transición (negativo-edge triggered). He sido consciente de esta convención desde mis primeros estudios en circuitos secuenciales, pero no han cuestionado hasta ahora.

Es la elección entre el positivo de vanguardia activa y negativo-edge triggered arbitrario? O es que hay una razón práctica por la positiva borde activa el flip-flops se han convertido en dominantes?

Answer 1

Mejor respuesta: el positivo de borde de tendencia es un subproducto de diseños tratando de usar un poco de área/partes como sea posible antes de la década de 1970. Una medida de ahorro de costes para la producción por aumentar el número de fichas por oblea. Moderno pos/neg-borde DFFs a menudo tienen igual área total, por lo tanto el positivo por el borde de la tendencia ahora es legado de la práctica.

Área de ahorro de vino forma "Clásica" D-flip-flop diseños. El moderno maestro/esclavo componentes de un D-flip-flop puede utilizar dos 5-transistor pestillos; Patentes WO1984003806 A1 y US4484087 UN tanto presentó en Mar 23, 1984. 8-transistor D-pestillo estaba patente fue presentado el 6 de Febrero de 1970; US3641511 UNA. Por el bien de la simplicidad de los diseños basados en la SR/SnRn pestillos será referido como "Clásicos" y los "Modernos" para diseños utilizando mencionó D-pestillo de la/S celda de patentes.

En un diseño de IC, una compuerta NAND utiliza menos área, NI puerta a causa de las propiedades características de un NMOS y PMOS. Formulario de allí, el área de ahorro de tamaño de la tendencia de las cascadas. D-pestillos de forma SnRn pestillos son más pequeños, a continuación, desde el SR pestillos. El Clásico D-flip-flop diseños están basados en estas puertas lógicas. Después de buscar durante varios diseños Clásicos positivo diseños de vanguardia son siempre más pequeño que el Clásico negativo diseños de vanguardia. La migración a la Moderna ocurrido, como las como las fichas de costo se convirtió favorable: área de ahorro vs tasa de regalías.

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Cavar un poco más profundo para demostrar área diferencias:

Clásica positivo de borde de D-flip-flop: esquema de base de Wikipedia Clásica positivo-edge-triggered D flip-flop descripción y diagrama utilizando cinco NAND2 y uno NAND3. Este utiliza un total de trece NMOS y trece PMOS.

^{simular este circuito – Esquema creado mediante CircuitLab}

El mejor Clásico negativo de borde de D-flip-flop que pude encontrar es que utiliza dos D-cierres y de los dos inversores. Esquemático hace referencia a la forma http://students.cs.byu.edu/~cs124ta/labs/L02-FSM/HowToUseMasterSlave.html. Este utiliza un total de dieciocho NMOS y dieciocho PMOS. La colocación de un inversor en la clásica posedge anterior se disminuirá la cantidad de transistores en este diseño. Cualquiera de los dos casos, el negativo clásico de borde es más grande que la positiva diseño de borde.

^{simular este circuito}

Un Moderno D-flip-flop de diseño puede mirar el siguiente, basado en las patentes WO1984003806 A1 y US4484087 UN cinco transistor D-pestillo de la descripción. Este utiliza un total de cinco NMOS y fice PMOS, gran área de ahorro en comparación con el Clásico. Revertir la maestro/esclavo el fin de crear un negativo de borde de flip-flop de igual tamaño.

^{simular este circuito}

Solo estoy demostrando el más pequeño de posibles diseños. Diseños muy basado en los requisitos de diseño, permite estándar de la celda de bibliotecas, reset/preset características, o por otras razones.

Answer 2

Hay algunos supuestos básicos que estaba cubierto en otro post (que no puedo encontrar ahora).

Si se tiene en cuenta el total de número de la lógica de los elementos y de la velocidad de reloj de la lógica (número total de FF enviado) son probablemente va a ser de los procesadores y microprocesadores, Intel, DEC etc. La manifestación de esto es que usted termina para arriba con pequeños grupos de personas/equipos que son responsables de los diseños que cubren muchas décadas, no con un montón de detalles de los mecanismos internos de funcionamiento.

Por el contrario, usted tiene muchas diferentes equipos de trabajo en ASIC de los flujos, con muchos más proyectos, pero la correspondiente menor volumen.

La mayoría de procesador diseños no son realmente positivos o negativos borde de velocidad de reloj, pero están diseñados con un pestillo doble, NOC (No Superpuesta Reloj) cortesía de sincronización esquema.

Así que al final termina con una entradas -> (la lógica de la nube) -> pestillo de reloj -> lógica de la nube -> pestillo de !reloj esquema. Que es la forma canónica de un maestro esclavo FF con la lógica de peluche en el interior.

Este tipo de metodología de diseño tiene varias ventajas, pero también tiene una complejidad adicional.

Otra cosa lamentable es que esta metodología de diseño no se enseña en la mayoría de las universidades. Todos los x86 de Intel, los diseños son de este tipo (no se debe confundir externo de la operación de las interfaces con la operación interna) con la notable synthesizable SOC núcleos que se han diseñado para teléfonos móviles.

Un excelente discurso sobre esto se puede encontrar en "Dally, William J., y John W. Poulton". Los Sistemas Digitales Ingeniería. Cambridge University Press, 1998. sección 9.5 aborda el "bucle abierto de temporización síncrona" <-título del capítulo. Pero para citar a "Borde de temporización, sin embargo, rara vez se utiliza en la gama alta de los microprocesadores y diseños de sistemas, en gran medida porque los resultados en un mínimo tiempo de ciclo depende de desfase de reloj".

Sí, totalmente pedante respuesta. pero una importante metodología que es poco conocido, considerando la cantidad total de los transistores están en estos diseños (y mucha, mucha).

Answer 3

Actual de la tecnología CMOS rendimiento (en términos de potencia/área/velocidad/costo) parecen ser insensibles a la activación de esquema utilizado.

No puedo probar la afirmación anterior rigurosamente porque se requiere una gran cantidad de conocimiento preliminar y la investigación, e incluso el resumen de la prueba será probablemente demasiado largo para una respuesta. A mi mejor saber que no hay diferencias, por lo tanto, permítanme simplemente asumir que este es el caso.

Yo no sé si su declaración acerca de flip-flops generalmente activa en el flanco positivo del reloj es correcta (creo que es). Me deja suponer que esto también es correcta para el propósito de la siguiente discusión.

Bajo todos los supuestos anteriores veo dos posibilidades:

• Positivo activación por flanco se convirtió en un estándar debido a que tenía algunas ventajas claras en algún momento en el pasado. Después de la tecnología que aprovechar esta ventaja se convirtió en obsoleta, flanco positivo activación todavía seguía siendo el estándar de facto.
• Positivo activación por flanco se convirtió en un estándar sin ningún ingeniería de legitimidad, es decir, no proporcionan ninguna ventaja en la lógica de la familia y de cualquier tecnología nodo en el pasado.

En fin, a ver cuando lo hizo flanco positivo de disparo se convirtió en un estándar, decidí seguir la evolución de Intel CPUs del reloj esquemas:

1. 4004: se Utiliza en dos fases suministrado externamente reloj. Parece que el enganche de los Datos se realizó en negativo borde de \$\phi _2\$.
2. 8086: Prensión de los Datos se realizó en negativo borde de CLK.
3. 80386: se Utiliza positivo borde de CLK2.
4. 80486: se Utiliza positivo borde de CLK.
5. Pentium: se Utiliza positivo borde de CLK...

Parece que Intel comenzó con la negativa de activación por flanco (si este término se puede aplicar a todos a la primera Cpu), pero cambió a positivo activación por flanco de partida con 386.

8086 utiliza tecnología HMOS (algún tipo de Agotamiento de la carga de lógica NMOS) mientras que el 80386 se CHMOS (es una especie de CMOS). Se parece a la adopción de flanco positivo de disparo que pasó en paralelo con la adopción de la tecnología CMOS. Asumimos que los CMOS no proporciona ninguna ventaja a positivo activación por flanco, por lo tanto, parece que este convenio es arbitraria.

Sin embargo, debemos tener en cuenta tres puntos:

• Asumimos que el actual CMOS de tecnologías no ofrecen ninguna ventaja.
• La hipótesis anterior no fue probado ni debatido en cualquier forma.
• A partir de las hojas de datos está claro, por lo que el borde de Salida de Datos está activada, sin embargo, esto puede no representar la implementación interna.

Claramente, hay espacio para la investigación adicional. A continuación...