Ciclos de reloj de la CPU necesarios para ejecutar la siguiente inx?

Question

Considere la siguiente ruta de datos de una CPU simple no-pipelada. Los registros A,B, A1, A2, MDR, el bus y la ALU son de 8 bits de ancho. SP y MAR son registros de 16 bits. El MUX es de tamaño 8×(2:1) y el DEMUX es de tamaño 8×(1:2). Cada operación de memoria requiere 2 ciclos de reloj de la CPU y utiliza MAR (Memory Address Register) y MDR (Memory Date Register). El SP puede ser decrementado localmente.

La instrucción de la CPU "push r" donde, r= A o B tiene la especificación

M[SP]r

SPSP1

¿Cuántos ciclos de reloj de la CPU se necesitan para ejecutar la instrucción "push r"?

A) 2

B) 3

C) 4

D) 5

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Algunos dicen que la respuesta es A) otros dicen B) y otros dicen que es D)

Creo que la respuesta es A) ya que el SP se decrementa localmente; no requiere ningún ciclo extra. Por lo tanto, la operación de memoria requiere 2 ciclos.

Esta pregunta se hace en el examen GATE 2001, ¡por favor, ayuda!

Answer 1

La definición de "2 ciclos por acceso a la memoria" es un poco vaga, así que no estoy seguro de si son 3 o 4 ciclos. Pero así es como siento que va:

Nota: para ayudar al proceso de pensamiento, se asume aquí que el databus es conducido en el flanco descendente del reloj y leído en el flanco ascendente del reloj, aunque no es necesario hacerlo. Es sólo para ayudarte a pensar cómo fluyen los datos.

Ciclo 1: SP->DATABUS en el flanco descendente

Ciclo 2: DATABUS->MAR en el flanco ascendente; SP-1 -> SP en el flanco ascendente; r -> DATABUS en el flanco descendente;

Ciclo 3: DATABUS->MDR en el flanco ascendente; Comienza el ciclo de acceso a la memoria

Ciclo 4: Estado de espera de la memoria (¿es necesario o el ciclo de direccionamiento 2 es suficiente para satisfacer el retraso de la memoria de 2 ciclos?)

[Editar] La hoja de respuestas aquí dice que la respuesta correcta es B (3), así que supongo que los ciclos separados para MAR y MDR satisfacen el requisito de dos ciclos de acceso a la memoria.