¿Cómo sacar las señales internas de un módulo inferior a un módulo superior en VHDL?

Question

¿Cómo puedo traer las señales internas de mi código fuente VHDL a mi banco de pruebas para poder verlas como formas de onda? Yo uso Active HDL. Me gustaría saber si existe algún método independiente de herramientas para lograr mi objetivo. Se agradece cualquier ayuda. Recibo este error ahora.

Mi código fuente es

 entity SPI_DAC is
    Port ( 
    -- inputs and oututs
    )
end SPI_DAC;

architecture Behavioral of SPI_DAC is 
    --These are my internal signals 
    signal ch1_byte_data_sent       : STD_LOGIC_VECTOR(23 downto 0)     := x"000000"; 
    signal ch1_byte_cmd_sent        : STD_LOGIC_VECTOR(23 downto 0)     := x"000000";
    --and a few other signals
begin 
    --functionality 
end Behavioral;

Mi código de banco de pruebas es

 entity tb_spi_dac is
end tb_spi_dac;

architecture behavioral of tb_spi_dac is
    component spi_dac
    port(
    --declaration, inputs and outputs
    );
    end component;
begin
    uut: spi_dac port map(
    --map ports
    );
    --stimulus process
end;

Answer 1

Herramientas como xilinx tienen la opción de ver señales internas.

Un método simple independiente de la herramienta es declarar líneas de salida separadas y conectar las señales internas a estas líneas.

Answer 2

Si ha declarado las señales en el banco de pruebas, pero no puede ver ningún resultado, es posible que tenga un problema en la declaración de creación de instancias donde crea una instancia de la entidad que se probará. Verifique si lo instanciaron correctamente, usando una declaración de instanciación de entidad o instanciación de componente. Asegúrese de que las señales en su banco de pruebas estén conectadas a la entidad bajo prueba. Si eso no resuelve el problema, publique el código del banco de pruebas para que podamos ayudarlo.