¿Cuál fue la motivación para hacer las descripciones de comportamiento una parte tan importante de Verilog?

Question

Yo no uso de Verilog para nada grave, pero yo lo uso en mis clases, y estoy empezando a pensar que me debe faltar algo acerca de la apelación de la conducta de descripción de hardware.

Cuando escribo Verilog me siento como la descripción del comportamiento que está resolviendo el problema fácil, es decir, hacer una descripción estructural del hardware; y no estoy muy seguro de si esto hace que sea mucho más fácil. Pero yo me encuentro a pasar un montón de tiempo comprobando mi ifs y cases para asegurarse de que está realmente combinatoria cuando quiero que ellos sean.

Tal vez es solo que no estoy de diseñar el tipo de hardware para hacer always bloques conveniente?

Answer 1

Hay que recordar que aunque el hardware de síntesis es importante, la verdadera razón de la existencia de Verilog (y VHDL, para el caso) es la simulación.

Estos idiomas están diseñados para permitir a los usuarios modelar y entender su hardware, a menudo antes de que incluso se ha creado. Ellos permiten que la totalidad de los sistemas a ser analizados y sus diseños ajustados a la perfección. A continuación, el modelo de hardware puede ser transformada en algo synthesizeable. Con el modelo de diseño, la síntesis del modelo, y las pruebas a las que el usuario es capaz de estar seguro de que la propuesta de definición de hardware implementa plenamente su diseño.

Todas las locas (y no tan loco) características de Verilog que aún no usar, están ahí para facilitar la escritura de modelos de hardware (relativamente) fácil.