Bajo Costo FPGA para 500MHz Filtro FIR

Question

Necesito un 500MHz filtro FIR para el filtrado de ADC muestras (500MSPS).

Después de que el filtrado un par de muestras debe ser almacenado en un buffer, para un simple algoritmo de detección de picos.

He sido el desarrollo de algunas código VHDL, y se utiliza un Xilinx filtro FIR de la biblioteca para crear el filtro.

Pero después de mirar en los precios de Xilinx FPGA que iba a hacer un 500MHz filtro FIR, muy por encima de $100, mi mandíbula golpeó el escritorio.

Hay alguna buena y de bajo costo ( menos de $50) FPGA para hacer esto?

Answer 1

Con el fin de obtener una solución sensata usted necesita dar un paso atrás y mirar a los requisitos:

1) ¿Qué es la típica señal de entrada parece? Unipolar? Bipolar? La frecuencia? El rango? Sobres? La modulación? El ruido?

2) Es la detección de pico todo lo que se requiere?

3) con qué rapidez/con regularidad usted necesita para detectar el pico?

4) ¿Cómo exactamente qué usted necesita para medir el pico?

5) ¿por Qué usted necesita para FIR si solo pico de detección?

6) Es el ABETO de frecuencia selectiva o simplemente promediando/filtrado de ruido?

7) Si el ADC de datos se utiliza en otro lugar ¿a qué tasa se utiliza?

Me filtrado antes de detección de pico implica que usted no desea absoluta raw de detección de pico, sino una más conservadora de detección de pico, que ignora cualquier falsos picos que no son considerados para ser parte de la señal de interés.

Si es así puede ser más eficaz para el seguimiento de cada bit de lectura del ADC, tomando nota de la combinación más significativa de bits "P" que se establece en menos de "X" veces en el período de "N" muestras y simplemente la salida de este valor.

El mayor "X" es mayor y el "N" es el más libre de ruido y fiable de su valor máximo será.

Answer 2

Hasta hace poco, 500 MHz habría sido considerado una forma bastante rápida de reloj, que requieren de una relativamente alta gama (y de alto costo) de la FPGA. Pero hoy en día con un bajo costo de la parte debe ser capaz de hacer eso.

Sin embargo, hay otras características que son igualmente importantes para la tasa de datos para determinar qué parte va a trabajar para usted:

• ¿Cuál es el ancho de datos? Una de 16 bits sumador requiere un mayor tiempo de llevar a la cadena de 8 bits sumador y por tanto requiere un mayor tiempo de reloj de tiempo en una determinada arquitectura y la velocidad de grado.

• Cuántos grifos en el filtro? Un gran número de medios de trabajo con los RAMs en lugar de sólo los registros, dando lugar a un nuevo conjunto de requisitos de tiempo y nuevas consideraciones para que las partes cumplan con sus necesidades.

• ¿Cuáles son los pesos? El mismo peso en todos los grifos significa mucho más simple de cálculo. Si usted tiene diferentes pesos en cada toque, usted puede ser que necesite para rehacer el conjunto completo de agregar-se multiplica por cada nueva entrada de la muestra, lo que para un problema mucho más difícil.

Pero si sus otras especificaciones a un lado de la frecuencia de reloj son bastante relajado, usted podría ser capaz de hacer esto en un dispositivo de bajo coste.

• Todos los FPGA, los vendedores tienen bajo costo FPGA líneas que puede ser un precio tan bajo como $5 cada uno. Por ejemplo, Xilinx Spartan y Artix, Altera tiene Ciclón, etc. En las generaciones recientes, estas partes deben ser capaces de hacer al menos un mínimo de lógica a 500 MHz. Pero si tienes que hacer muchas complemento multiplica o algo, puede que tenga que hacer algunos muy cuidadoso de la canalización o otros trucos para hacerlos funcionar. Asegúrese de buscar en la más reciente generación de piezas para obtener un mejor rendimiento, mejores precios (a menos que la familia es absolutamente nuevo), y el más largo de la garantía de suministro.

• Los últimos FPGA de Altera y la red son muy pequeñas FPGAs con flash incorporado para permitir la reconfiguración automática en el encendido. Para un simple filtro, estos podrían ser suficientes.

Pero sin saber su diseño completo no podemos decirte qué dispositivo va a trabajar. Tendrás solo para tratar de diseñar para cada uno de los candidatos parte y utilizar el proveedor de herramientas de síntesis para averiguar si usted puede encontrar el momento, en cada caso.

Answer 3

Tenga en cuenta que una convolución estilo de filtro requiere hacer haciendo muchas multiplicación-acumulación de operaciones por muestra de entrada, lo que significa que se necesita una velocidad de reloj, que es muchas veces la frecuencia de muestreo, o es necesario utilizar muchos de los multiplicadores de operar en paralelo, o alguna combinación de los dos.

Si usted puede tolerar una cierta disminución de resolución, uno de la eficiencia es una polyphase filtro FIR, que sólo hace los cálculos necesarios para producir la menos frecuente de las muestras a la tasa de salida. Otra opción común es un filtro CIC, que es muy eficiente en la alta de la aniquilación de las proporciones, pero tiene una forma rectangular de la respuesta de impulso y, por tanto, una sincronización de la función de respuesta en frecuencia. Con frecuencia los dos se usan en combinación.

Otra opción, en algunos casos, es no procesar los datos en la tasa de entrada, pero a buffer y, a continuación, el proceso es más lento; por supuesto, esto sólo funciona para los intermitentes de evaluación que no suena como lo que se desea con la detección de picos.

Si usted sólo necesita un poco de filtrado de paso bajo antes de la detección de picos para quitar un poco de ruido, usted podría considerar la posibilidad de una aplicación analógica o una IIR en lugar de un ABETO. Usted también podría considerar la implementación de un lazo PID, que sigue a la señal de entrada, y de salida del circuito del acumulador.