La comprensión de un Lenguaje de Descripción de Hardware, circa 1965

Question

Esta cuestión se encuentra en la valla entre RC y EE; como el estilo de diseño es la mitad de un siglo de antigüedad, decidí preguntar a la RC de la audiencia de primera.

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En 1965, los Soviéticos equipo de desarrolladores utiliza un rudimentario de HDL en la fabricación de documentación. Bit a bit de la lógica combinacional se veía bastante comprensible, con · Y, + O, y un overbar para NO.

Los registros, sin embargo, fueron definidos en un más críptico.

Por ejemplo (la conversión de rusia abreviaturas del inglés, pero manteniendo todas las otras notas como es la autenticidad), típica de bits del acumulador en el medio de la mantisa se define como

14bRxAcc = C·[ShREn·15bRAcc + HoldEn·14bRAcc + ShLEn·13bRAcc] + 
             [ShMant4En·18bRAcc + ReplEn·14bNextAcc]·C
14bRAcc = K·14bRxAcc

• RAcc y RxAcc son las matrices de almacenamiento de bits del acumulador
• ShREn, HoldEn, ShLEn - shift derecho activar, mantenga activar, presione mayús izquierda habilitar
• ShMant4En de cambio de mantisa por 4 bits permiten, ReplEn - reemplazar habilitar
• NextAcc - el nuevo valor del acumulador
• C y K son los opuestos a los de las fases de la señal de reloj.

La división de la RxACC asignación en dos ORed cláusulas expresa la limitación de 3 O cláusulas por elemento estándar.

Aquí podemos ver la secuencia de la izquierda y la derecha shifters, y un más rápido (4 posiciones de bits por ciclo de reloj) mantisa de la palanca de cambios, además de la asignación de un valor calculado de la broca.

Sin embargo, si podemos reescribir esta a cero retraso Verilog

assign RxAcc[14] = C & (ShREn & RAcc[15] | HoldEn & RAcc[14] | ShLEn & Racc[13]) |
                   (ShMant4En & RAcc[18] | ReplEn & NextAcc[14]) & C;
assign RAcc[14] = K & RxAcc[14];

no va a funcionar, porque en cualquier momento ya sea de C o K es cero.

Cabe señalar que el diseño era estático; era posible a un solo paso de la CPU de la consola.

Mi pregunta es, ¿cuál sería el correspondiente Verilog definición de RAcc y RxAcc, teniendo en cuenta que ambos de ellos podrían ser utilizados por la lógica combinacional?

Es seguro asumir que siempre C o K se menciona en una fórmula, la expresión debe ser tomado como un pestillo en lugar de una puerta and?

Answer 1

Cualquier lógica que requiere de dos fases (que no se solapan?) el reloj es, probablemente, dinámico, en el sentido de que se basa en el hecho de que los voltajes de nodo y no voy a cambiar entre el final de una fase y el comienzo de la siguiente.

Tal lógica no puede ser simulado con cero retraso de la lógica, sino en el uso racional de ciertos tipos de retraso puede hacer que sea viable.