¿Por qué no son más frecuentes los circuitos totalmente asíncronos?

Question

A mi entender, la mayoría de las CPU de consumo modernas se basan en lógica síncrona. Algunas aplicaciones de alta velocidad (procesamiento de señales, etc.) utilizan la lógica de sincronización para su mayor velocidad.

Sin embargo, en el mercado actual, la velocidad en los productos de consumo es uno de los principales puntos de venta (vea AMD vs Intel). ¿Es el desarrollo de litografía más complicada más rápido que la adopción de lógica totalmente asíncrona? ¿O es que la lógica de sincronización es demasiado complicada / poco práctica para las aplicaciones VLSI?

Answer 1

Pasé algunos años en un inicio la comercialización de async el diseño de la tecnología, así que estoy familiarizado con las razones:

• async no es intrínsecamente más rápido. El peor de los casos de demora en la ruta sigue siendo la misma. Es sólo que a veces se llega a tomar ventaja de una ruta más rápida la ejecución.

• async tiene sobrecarga de finalización de detección.

• Herramientas de diseño. Este es el realmente grande: no hay realmente un completo async "flujo" de las herramientas disponibles para la misma calidad como sincrónico de diseño.

• El entrenamiento. Te gustaría efectivamente se han de volver a entrenar todos los diseñadores en el nuevo paradigma y herramientas.

• Riesgo y conservativism. Así que gran parte de la industria es "producir algo similar a la anterior, pero un poco diferente". Este tiene una muy alta probabilidad de trabajar. Las empresas son mucho más reacios a construir algo totalmente diferente, ya que tiene mucho más probabilidad de ser un total writeoff que cuestan decenas de millones de dólares.

Answer 2

Es muy tentador para el diseño asíncrono de los circuitos integrados. Las otras respuestas ya cubren muchas razones para pensar dos veces antes de hacerlo. Aquí está uno más:

IC de desarrollo no ha terminado con el diseño. Verificación y prueba son igualmente importantes. No sólo las herramientas de diseño son muy avanzadas para circuitos síncronos, pero es el mismo con herramientas de simulación y equipo de prueba.

Verificación

No es suficiente tener los circuitos de trabajo en condiciones de laboratorio. Ellos deben ser robustos con respecto a la tensión de funcionamiento (V) rango, de la temperatura (T) de la gama, y la variación debida al proceso de fabricación (P). Para sincrónico de la lógica de esto se puede garantizar con la ayuda de la sincronización estática de análisis. El circuito se divide a todos los temporización de caminos, desde el flip-flop flip-flop. El programa de instalación y los tiempos de espera son revisados para cada uno de temporización de la ruta, y para las diferentes combinaciones de P, T y V. Estas PTV combinaciones son los llamados de simulación de las esquinas.

Una similar verificación podrá ser realizada por asincrónica circuitos, pero es mucho más difícil y mucho menos con el apoyo de las herramientas de diseño. También restringe el diseñador asincrónicas de las construcciones que en realidad puede ser verificada. No hay ninguna verificación fiable arbitrarias de circuitos asíncronos.

Prueba

Similares dificultades que existen cuando se trata de probar el hardware. Pruebas sincrónico lógica es completamente compatible con los estándares de prueba y equipos. Pruebas de circuitos asíncronos no sólo es más complicado, pero debido a la falta de tiempo de abstracción, no es aún suficiente para demostrar que el circuito funciona para todos los PTV esquinas. El circuito podría fallar debido a las condiciones de carrera en algunos PTV combinación, que no está cubierto por las esquinas.

Resumen

IC los diseñadores no se han dado hasta el asincrónica paradigma, pero asincrónica lógica viene con fuertes desventajas durante la verificación y la validación. En un contexto industrial, asincrónico de diseño de IC debe ser restringida para la construcción que puede ser comprobado para trabajar a través de todo el espacio de parámetros de la variación del proceso, así como los rangos de funcionamiento de la temperatura y la tensión.

El llamado "Localmente sincrónica a nivel mundial asincrónica" el diseño es una forma de obtener más ventajas y menos desventajas de tanto tiempo paradigmas.

Answer 3

Async contador binario es más simple porque solo usan 1 celda de memoria o T flip flop por dividir por dos. Por lo tanto el CD de edad y 74HC4020 y 4040 ofrecen muchas binario etapas barato. La proposición de retardo en cada etapa significa que no pueden ser utilizados sin condiciones de carrera o problemas técnicos con la puerta de la decodificación de los binarios de direcciones a menos que la proposición de retardo es menor que 1/2 de entrada ciclo de reloj usando el borde de fuga para asegurar el resultado. La latencia de salida se multiplica por N etapas.

Contador binario sincrónico utilizar un extra de celda de memoria a D FF a la demora pero minimizar el retardo con valor 1 para cualquier longitud de contadores por lo que consume más de la zona.

Por lo tanto, todos de la CPU del uso complementario de relojes para optimizar la espera de la latencia en la dirección y de la memoria de lectura /escritura para maximizar thruput pero no excederá de la proposición de retraso, el programa de instalación y los tiempos de espera.

La memoria que ahora se utiliza muchas fases tales como DDR, 3DR, 4DR, 5DR especialmente para los gráficos de la memoria, pero con la CPU relojes que van mucho más rápido que el de un ciclo único de RAM velocidad para que la lectura y escritura de la dirección de retrasos puede ser programado por una sola o múltiples, o la mitad de los condes de la superclock ( por ejemplo, 100MHz xN) designado por T o fraccionario enteros cuenta para cada parámetro. Estos prop retrasos aumentan con la temperatura. Para CMOS y reducir con mayor Vram tensión que si bien refrigerado podría reducir el tiempo de latencia o de otro aumento de la Pd y temp lugar y hacer que sea peor (más lento). Modo de refrigeración, V, f, T todos son críticos para la óptima latencia si es utilizado para Asincrónico o de las operaciones de Sincronización.

Answer 4

Principios de la lógica de los diseños fueron asincrónica. Muchas veces se mezclaban con circuitos análogos. Sin embargo, a medida que pasaba el tiempo los diseños se hizo más complicado, así exigiendo más a los ingenieros a trabajar en un diseño único. Los diagramas de temporización asíncrona. la lógica puede ser engorroso cuando hay una gran cantidad de estados. Ahora agregue un equipo de ingenieros tratando de interfaz de los diferentes bloques de la lógica juntos, pero los intervalos entre ellos no están alineados muy bien. Los diseños se hacen frágiles a los cambios de maneras imprevistas.

Introduzca sincrónico de la lógica de diseño. Ahora todo el estado de flujos están alineados a una señal de reloj que permite que las interfaces que estar muy bien definido, y es más robusto frente a cambios de diseño. Sí, es posible utilizar más puertas, pero es (generalmente) estable por diseño; como contraposición a estables mientras nadie la toca!