Problema de conectores PCB - Ram

Question

Actualmente siguiendo un esquema para NanoPI NEO4 para hacer mi propia placa RK3399. En su esquema para el K4B4G1646D-BCK0, me di cuenta de que los pines DQ1-DQ15 en ambos chips se conectan a una lista aleatoria de conectores de DDR0_D1 a DDR0_D31 y me preguntaba por qué es eso?

Y también por qué los números de los conectores son diferentes a las líneas a las que se conectan, por ejemplo DQ7 yo esperaría que se conectara a DDR0_D7 pero en cambio se conecta a DDR0_D3.

Segunda pregunta en relación a los conectores LDQS(F3)/LDQSN(G3) & UDQS(C7)/UDQSN(B7) Tengo pensado cambiar los chips de la ram por un chip diferente que está más disponible para comprar (AS24C256M16D3LB-BIN); Sin embargo, me he dado cuenta de que los pines LDQS/LDQSN y UDQS/UDQSN faltan por completo en la hoja de datos y en su lugar han sido sustituidos por DQSL (F3/G3) y DQSU (C7/B7). Así que me preguntaba cómo puedo conectar estos pines a los conectores disponibles anteriormente en el RK3399.

Por último, me di cuenta de que en el manifiesto para el Nanopi Neo4 que se supone que el uso de 1 GB de memoria RAM DDR3, pero en el esquema de estos K4B4G1646D-BCK0 son en realidad 4 GB cada uno, así que tenía curiosidad por saber si el cableado que tienen en su esquema para el controlador DDR en el RK3399 y DDR3 esquema utiliza adecuadamente el 2 4GB DDR3 ram y permite que el RK3399 tener la memoria RAM DDR3 8GB fácilmente disponible?

Si alguien puede ayudar a responder y/o apuntar en la dirección de una respuesta, sería muy apreciado.

Esquema de la memoria RAM DDR3

Controlador DDR

AS24C256M16D3LB-BIN

**Lista de especificaciones de Neo4 Puede acceder a la página web de Samsung para el K4B4G164D-BCK0 a través del siguiente enlace: https://www.samsung.com/semiconductor/dram/ddr3/K4B4G1646D-BCK0/

Edición: Estuve indagando un poco en el esquema y me di cuenta de que el DQLS y el DQSU en el AS24C256M16D3LB-BIN son esencialmente el LDQS y el UDQS pero las letras se han colocado en un orden diferente, así que asumo que esos son los pines que debería conectar. Y como no hay ningún conector con una "N" en el extremo, supongo que simplemente conectaré la DDR0_DQS0P-DQS3P e ignoraré los conectores DDR0_DQ0M-DQ3M del RK3399.

2ª Edición: Ficha técnica de AS4C256M16D3LB-12BIN: https://www.mouser.co.uk/datasheet/2/12/Alliance_Memory_4Gb_256M16_AS4C256M16D3LB_Bdie-Rev-1288929.pdf

Answer 1

El orden de los bits de datos que van a una memoria no importa realmente, siempre que se lean de vuelta los mismos bits que se han escrito. A los propios chips de memoria les da igual el orden de los bits. (Sin embargo, no se puede decir lo mismo del bus de direcciones).

El diseñador probablemente eligió el orden "aleatorio" para mejorar el diseño de la placa de circuito impreso. Al hacerlo, puede haber resuelto tanto los problemas de enrutamiento físico como los de sincronización.

Answer 2

Le recomiendo que lea el Espec. JEDEC DDR3 . Es gratuito y explica cómo funciona la DDR3. También hay una gran cantidad de documentos de referencia proporcionados por los fabricantes de memoria (Micron, etc.) y los proveedores de controladores DDR (proveedores de FPGA, etc.). Esta respuesta también ayuda.

Los bits DQ (datos), los bits DQS (estroboscópicos) y los bits DM (máscara de datos) se agrupan en "grupos de bytes". Por ejemplo, DQ0 .. DQ7 pertenecen a DQS0 y DM0 (o LDM/DML). DQ8 .. DQ15 pertenecen a DQS1 y DM1 (o UDM/DMU). Puedes intercambiar bits dentro de un byte, pero no entre bytes. Es decir, no puedes poner DQ0 con DQS1.

Si conservas estos grupos de bytes, puedes intercambiar un grupo entero de bytes por otro. Esto, como Respuesta de Dave estados, se puede hacer para facilitar el enrutamiento.

No puedo encontrar la hoja de datos para su memoria seleccionada con una búsqueda superficial en Google. Te sugiero que la estudies bien. En primer lugar, observo que tu memoria no tiene líneas DQS diferenciales (aparte: "N" designa una señal negada o activa-baja. No "M" como has escrito en tu esquema). La especificación DDR3 requiere líneas de datos diferenciales. De la especificación que he enlazado:

La SDRAM DDR3 sólo admite el estrobo de datos diferencial y no admite un solo extremo.

A menudo, la hoja de datos o el proveedor de su controlador de memoria le proporcionará orientación adicional sobre el diseño DDR y las reglas del esquema.