IO el tiempo es de más interés que el de sincronización interno, ya que como dices, las herramientas son "buenas". Habiendo dicho eso, las herramientas son sólo tan buena como sus limitaciones; de forma fiable puede contar con obtener de nuevo los mismos errores que se especifica, así como usted puede de forma fiable contar en volver, post-síntesis/PAR la misma lógica de los errores que usted no descubrir en rtl verificación. Según Wilson, la Investigación de la encuesta que Mentor Graphics encargo, los errores de temporización están en segundo lugar solamente a los errores de la lógica como la causa de la re-tiradas... ASIC o FPGA, no importa, usted acaba de gastar menos dinero y tiempo en volver a girar un FPGA. Es importante recordar que el momento de aplicar las restricciones en el front-end de PAR como una entrada, y se comprueba en la parte final contra el PAR de netlist resultados. Que sólo garantiza que usted consiguió lo que usted especifica.... olvida de una especificación, o sin especificar de otro modo, y es probable que tenga problemas en el hardware (#3). Minimizar los dominios de reloj y la utilización secuencial de las técnicas de diseño son la mejor manera de evitar errores. Evitar transparente pestillos a toda costa (a veces no se puede), y ser diligentes en cruces de dominio del reloj... se puede "IGNORAR" reloj cruces de dominio en el archivo de restricciones si se han garantizado, a través de la revisión del diseño y/o CDC herramientas adecuadas cruce de las técnicas (es decir, Satisfacer Nyquist... ambos son abordadas en el #4 de arriba)
Si usted ha construido agentes (UVM terminología... creo que "BFM" si no están familiarizados con UVM) adecuadamente con el tiempo, normalmente configurado en "OFF" para el funcionamiento de la sim, y encendido "ON" para el post-PAR netlist sim con la anotación, usted puede encontrar IO errores de temporización. Habiendo dicho esto, usted está a instancias de la junta de diseñador para tener siempre la correcta IO limitaciones... el agente al que la interfaz (un DSP, CPU, lo que sea) se han especificaciones para las señales son entregados/recibidos (min y max sesga/tiempo), el trazado tendrá una cierta cantidad de retardo (esperemos que, "insignificante", pero fácil de conseguir en el nivel superior de la TUBERCULOSIS y su ASIC/FPGA IO tendrá que acomodar los números de la junta diseñador le dio a usted. Si usted está "en spec" y el agente de sincronización se implementa correctamente, y va a tener fallas en el IO (tal vez su verificación de la persona que escribió de afirmaciones para la captura de estos errores), y la junta diseñador va a tener que revisar sus tiempos de análisis. El punto es, me prefieren hacerlo en una anotada de simulación, donde usted tiene la visibilidad que necesita, no en el laboratorio, donde tienes que usar ámbitos, etc.
Yo sugeriría que, a menos que usted es responsable de la integración también, que su objetivo es permanecer fuera del laboratorio, y para ello hay que tener una buena verificación de medio ambiente que le permite encontrar la lógica de los errores y, tal vez, los errores de temporización.
Habiendo dicho todo eso, no creo que la mayoría de las personas lo hacen de nuevo-anotado simulaciones hasta que tienen un problema de HW y sospecha de temporización.... es bueno si la TB ya está creada para simular con limitados aleatoria de temporización en base a las especificaciones.
